JPH08274594A

JPH08274594A - フリップフロップ回路

Info

Publication number: JPH08274594A
Application number: JP7094459A
Authority: JP
Inventors: Yusuke Otomo; 祐輔大友
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1995-03-28
Filing date: 1995-03-28
Publication date: 1996-10-18

Abstract

(57)【要約】【目的】出力データの出力タイミングが外部入力クロ
ックのエッジにだけ依存し、一般に使用されているＤ型
ＦＦ回路と同様のタイミング条件で使用可能で、しかも
ハザードに対しても影響を受けないよにした低電力タイ
プのＦＦ回路を提供する。【構成】外部入力クロックの変化点を起点とした短パ
ルスを発生する短クロック発生回路１０５と、入力デー
タＤと出力データＱの一致／不一致を監視する状態監視
回路１０３の出力信号を遅延する遅延回路１０４と、該
遅延回路１０４で遅延された信号により上記短クロック
を停止／出力させるクロック制御回路１０５とを具備す
るように構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路等に使
用するフリップフロップ回路（以下ＦＦ回路と呼ぶ。）
に係り、特に入力データと出力データが同じ論理のとき
にデータ転送のための内部クロックを停止させて、その
クロックの動作に要する電力の低減を図ったＦＦ回路に
関するものである。

【０００２】

【従来の技術】特開平４−２９８１１５号公報で提案さ
れている従来の低消費電力化されたＤ型ＦＦ回路を図５
に示す。このＦＦ回路は、一方が導通のとき他方が遮断
するトランスファゲート６１、６４、インバータ６２、
６３からなるマスタ側ラッチ回路３０１、一方が導通の
とき他方が遮断するトランスファゲート６５、６８、イ
ンバータ６６、６７からなるスレーブ側ラッチ回路３０
２、インバータ６９、ＮＭＯＳトランジスタ７０、７１
からなる状態監視回路３０３、２入力ナンドゲート７２
からなるクロック制御回路３０４、および内部クロック
ＣＫの作成用のインバータ７３を具備する。

【０００３】このＦＦ回路の入力は、周期Ｔの入力デー
タＤと周期Ｔの外部入力クロックＣＬＫであり、出力
は、出力データＱとその反転出力データＱＢである。

【０００４】マスタ側ラッチ回路３０１は、トランスフ
ァゲート６１が導通状態、トランスファゲート６４が遮
断状態のとき入力データＤをインバータ６２に取り込
み、トランスファゲート６１を遮断状態、トランスファ
ゲート６４を導通状態にすることより、インバータ６
２、６３をループ接続してその取り込んだデータを保持
する。

【０００５】スレーブ側ラッチ回路３０２は、トランス
ファゲート６５が導通状態、トランスファゲート６８が
遮断状態のときマスタ側ラッチ３０１の出力データをイ
ンバータ６６に取り込み、トランスファゲート６５を遮
断状態、トランスファゲート６８を導通状態オンにする
ことよりインバータ６６、６７をループ接続してその取
り込んだデータを保持する。

【０００６】マスタ側ラッチ回路３０１とスレーブ側の
ラッチ回路３０２において、トランスファゲート６１と
６８は同時に導通／遮断し、トランスファゲート６４と
６５は、トランスファゲート６１、６８と逆に同時に遮
断／導通する。

【０００７】状態監視回路３０３は、入力データＤと出
力データＱ、ＱＢを入力してその論理を比較し、入力デ
ータＤと出力データＱの論理が一致するとき「Ｌ」、不
一致のとき「Ｈ」を一致信号Ｐ１として出力する。

【０００８】例えば、入力データＤが「Ｈ」で出力デー
タＱが「Ｈ」のときは、ＮＭＯＳトランジスタ７０がオ
ン、ＮＭＯＳトランジスタ７１がオフとなって、出力反
転データＱＢのデータ「Ｌ」を出力し、入力データＤが
「Ｌ」で出力データＱが「Ｌ」のときは、ＮＭＯＳトラ
ンジスタ７０がオフ、ＮＭＯＳトランジスタ７１がオン
して、出力データＱのデータ「Ｌ」を出力する。

【０００９】さらに、入力データＤが「Ｈ」で出力デー
タＱが「Ｌ」のときは、ＮＭＯＳトランジスタ７０がオ
ン、ＮＭＯＳトランジスタ７１がオフとなって、出力反
転データＱＢのデータ「Ｈ」を出力し、入力データＤが
「Ｌ」で出力データＱが「Ｈ」のときは、ＮＭＯＳトラ
ンジスタ７０がオフ、ＮＭＯＳトランジスタ７１がオン
して、出力データＱのデータ「Ｈ」を出力する。

【００１０】クロック制御回路３０４は、上記した一致
情報Ｐ１と外部入力クロックＣＬＫを入力して、その両
者が「Ｈ」のとき内部反転クロックＣＫＢを「Ｌ」に
し、それを反転した内部クロックＣＫを「Ｈ」にする。
すなわち、入力データＤと出力データＱの論理が一致す
る（Ｐ１＝「Ｌ」）ときは、内部クロックＣＫを
「Ｌ」、内部反転クロックＣＫＢを「Ｈ」から変化させ
ない、つまりデータ転送を行なわせないようなクロック
制御を行なう。

【００１１】図６はこのＦＦ回路の動作を説明するため
のタイムチャートである。周期Ｔの時間間隔の時刻ｔ
０、ｔ１、ｔ２、ｔ３において、おのおの「Ｈ」、
「Ｈ」、「Ｌ」、「Ｌ」の入力データＤが入力してい
る。また、上記時刻ｔ０、ｔ１、ｔ２、ｔ３から時間Ｔ
ａだけ進んだ立上りエッジを持つ周期Ｔの外部入力クロ
ックＣＬＫを入力している。

【００１２】時刻ｔ０までの出力データＱは「Ｌ」であ
り、入力データＤも「Ｌ」である。このため、状態監視
回路３０３から出力する一致信号Ｐ１はこの時刻ｔ０ま
で「Ｌ」である。したがって、内部クロックＣＫは
「Ｌ」、ＣＫＢは「Ｈ」である。よってこのとき、トラ
ンスファゲート６１、６８は導通状態、６４、６５は遮
断状態となり、マスタ側ラッチ回路３０１にデータＤの
書き込みが行なわれても、スレーブ側ラッチ回路３０２
は、この時刻ｔ０まで出力データＱを「Ｌ」としてを保
持する。

【００１３】次に、時刻ｔ０において入力データＤが
「Ｌ」から「Ｈ」に変化すると、この入力データＤと出
力データＱの論理に不一致が生じる。状態監視回路３０
３はこれを検知して時間Ｔｂ（状態監視過回路３０３の
回路遅延時間）だけ遅れて一致信号Ｐ１を「Ｌ」から
「Ｈ」に変化させる。このため、クロック信号ＣＬＫ
（＝「Ｈ」）とこの一致信号Ｐ１を入力しているクロッ
ク制御回路３０４から出力するクロック反転信号ＣＫＢ
が「Ｈ」→「Ｌ」に変化し、内部クロックＣＫは「Ｌ」
→「Ｈ」に変化する。この変化は、一致信号Ｐ１が
「Ｌ」から「Ｈ」に変化してから時間Ｔｃ（クロック制
御回路３０４とインバータ７３の回路の合計遅延時間）
だけ遅れる。

【００１４】このようにして内部クロックＣＫが「Ｈ」
に、内部反転クロックＣＫＢが「Ｌ」に変化すると、ト
ランスファゲート６１、６８は遮断状態、６４、６５が
導通状態となり、マスタ側ラッチ回路３０１では書き込
んだデータＤ（＝「Ｈ」）をインバータ６２、６３の共
通接続点にデータ「Ｌ」として保持し、スレーブ側ラッ
チ回路３０２では、この保持データ「Ｌ」が書き込ま
れ、インバータ６６の出力側の出力データＱは「Ｈ」と
なる。この出力データＱはインバータ６６の遅延時間Ｔ
ｄだけ遅れて出力される。

【００１５】以上により、状態監視回路３０３では、入
力データＤと出力データＱが一致するので、一致信号Ｐ
１を「Ｈ」から「Ｌ」に変化させる。このため、クロッ
ク制御回路３０４から出力する内部反転クロックＣＫＢ
が「Ｈ」に、内部クロックＣＫが「Ｌ」に変化するの
で、トランスファゲート６１、６８は導通状態、６４、
６５は遮断状態となり、マスタ側ラッチ回路３０１では
データＤ（＝「Ｈ」）の書き込みが行なわれ、スレーブ
側ラッチ回路３０２では、書き込んだデータＤ（＝
「Ｈ」）の保持が行なわれる。

【００１６】以上のように、入力データＤの変化を起点
としてデータを取り込み、時間「ｔｂ＋Ｔｃ＋Ｔｄ」の
後にその入力データＤを出力データＱとして出力し、そ
の出力データＱを上記入力データＤの変化点から時間
「２×（Ｔｂ＋Ｔｃ）＋Ｔｄ」の後に保持する。

【００１７】

【発明が解決しようとする課題】ところが、この従来の
低電力タイプのＦＦ回路には、２つの問題がある。第１
の問題点は、出力データＱの出力タイミングが、入力デ
ータＤの変化する時間に依存することである。図６で
は、入力データＤの変化点から、Ｔａだけ進んだ立上り
エッジをもつ外部入力クロックＣＬＫを仮定したが、従
来の低電力タイプのＦＦ回路は、このクロックＣＫＬが
「Ｈ」の時間であればこのクロックＣＬＫの立上りタイ
ミングに関係なく、入力データＤが変化してから時間
「Ｔｂ＋Ｔｃ＋Ｔｄ」の後に出力データＱが変化する。

【００１８】ところが、一般に用いられているＤ型ＦＦ
回路（例えば、特開平４−２９８１１５号の従来例の図
５参照）では、外部入力クロックの立上りエッジで出力
データＱを出力し、その出力タイミングは外部入力クロ
ックＣＬＫの立上りエッジにしか依存しない。

【００１９】したがって、上記した図６の従来の低電力
タイプのＦＦ回路は、入力データＤの変化時刻が出力デ
ータＱの変化時刻に伝搬し、論理設計が困難になるとい
う欠点を有する。さらに、従来の設計手法で設計した論
理において一般に用いられるＤ型ＦＦ回路を図６の従来
の低電力タイプのＦＦ回路にそのまま置き換えることが
不可能であり、設計資産を有効に生かせないという欠点
も有する。

【００２０】第２の問題点は、図６の時刻ｔ３から始ま
る周期のように、外部入力クロックＣＬＫが「Ｈ」であ
る時間に、入力データＤにハザードＡ（短期間の「Ｈ」
パルス）が生じたときに起こる。このハザードＡによっ
て入力データＤと出力データＱの論理が異なると、その
入力データＤがノイズであるにも係わらず、状態監視回
路３０３の一致信号Ｐ１が「Ｈ」となる。すると、この
とき外部入力クロックＣＬＫが「Ｈ」であれば、内部ク
ロックＣＫが「Ｈ」となり、入力データＤのノイズＡで
ある「Ｈ」信号がＦＦ回路内に書き込まれ、出力データ
Ｑとして出力されてしまう。

【００２１】したがって、図６の従来の低電力タイプの
ＦＦ回路は、ハザードを伝搬し、論理設計が困難になる
という欠点も有する。

【００２２】本発明の目的は、出力データの出力タイミ
ングが外部入力クロックのエッジにだけ依存し、一般に
使用されているＤ型ＦＦ回路と同様のタイミング条件で
使用可能で、しかもハザードに対しても影響を受けない
よにした低電力タイプのＦＦ回路を提供することであ
る。

【００２３】

【課題を解決するための手段】第１の発明は、状態監視
回路によって入力データと出力データの論理を比較し、
それが一致するとき内部クロックを停止させるようにし
たフリップフロップ回路において、外部入力クロックの
変化点を起点とした短パルスを発生する短クロック発生
回路と、上記状態監視回路の出力信号を遅延する遅延回
路と、該遅延回路で遅延された信号により上記短クロッ
クを停止又は出力させるクロック制御回路とを具備する
よう構成した。

【００２４】第２の発明は、第１の発明において、マス
タ側回路とスレーブ側回路とからなり、マスタ側回路に
ホールド回路を具備させ、スレーブ側回路にホールド回
路を具備させないように構成した。

【００２５】

【作用】第１の発明では、短パルス発生回路によって外
部入力クロックに同期した短クロックを発生させるが、
入力データが出力データと論理が一致する場合にはこの
短クロックをマスクしてＦＦ回路内でのデータ転送や書
替えを行なわない。入力データが出力データと論理が異
なる場合、つりま内容を書換える必要がある場合にの
み、短クロックによるデータ転送や書替えが行なわれる
ようになる。

【００２６】このように、入力データと出力データが同
じ論理のときにデータ転送や書替えのための内部クロッ
クを停止させるので、そのクロックの動作に要する電力
の低減を図ることができることは勿論のこと、入力デー
タの取り込みを外部入力クロックのエッジにのみ依存さ
せることができ、またハザード等のノイズを伝搬するこ
ともない。よって、論理の設計が容易であり、従来のＤ
型ＦＦ回路と置換することも可能である。

【００２７】第２の発明では、スレーブ側回路にホール
ド回路を使用しないので、そのホールド回路駆動用のク
ロック駆動出力の能力を軽減できる。

【００２８】

【実施例】

［第１実施例］以下、本発明の実施例を説明する。図１
は第１の実施例の低電力タイプのＦＦ回路を示すブロッ
ク図である。このＦＦ回路は、トランスファゲート１、
４とインバータ２、３からなるマスタ側ラッチ回路１０
１、トランスファゲート５とインバータ６、７からなる
スレーブ側回路１０２、インバータ８とＰＭＯＳトラン
ジスタ９、１０からなる状態監視回路１０３、遅延イン
バータ１１とＮＭＯＳトランジスタ１２からなる遅延回
路１０４、遅延インバータ１３と３入力ナンドゲート１
４からなる短クロック発生／クロック制御回路１０５、
および内部反転クロック作成用のインバータ１５により
構成されている。

【００２９】マスタ側ラッチ回路１０１では、内部クロ
ックＣＫ＝「Ｌ」、内部反転クロックＣＫＢ＝「Ｈ」の
ときトランスファゲート１が導通、トランスファゲート
４が遮断となって、入力データＤが書き込まれ、内部ク
ロックＣＫ＝「Ｈ」、内部反転クロックＣＫＢ＝「Ｌ」
となることによりトランスファゲート１が遮断、トラン
スファゲート４が導通となって、そのデータの保持が行
なわれる。

【００３０】スレーブ側回路１０２では、内部クロック
ＣＫ＝「Ｈ」のとき、トランスファゲート５が導通し
て、マスタ側ラッチ回路１０１で保持されているデータ
がインバータ６で反転されて出力データＱとして出力
し、さらにインバータ７で反転されて出力反転データＱ
Ｂとして出力する。内部クロックＣＫ＝「Ｌ」のときは
トランスファゲート５が遮断するが、後記するように、
この遮断時間を極めて短時間に設定することにより出力
データＱのデータ破壊は起こらない。

【００３１】状態監視回路１０３では、ＰＭＯＳトラン
ジスタ９、１０のうちのゲートにデータ「Ｌ」が印加し
た方が導通する。したがって、入力データＤと出力デー
タＱとの論理が一致するとき一致信号Ｐ２＝「Ｈ」、不
一致のときＰ２＝「Ｌ」となる。

【００３２】遅延回路１０４では、上記一致信号Ｐ２を
遅延して反転した一致信号Ｐ３を出力するが、Ｐ２＝
「Ｈ」→「Ｌ」に変化したとき、その変化時点から遅延
時間Ｔｅ（遅延インバータ１１の遅延時間）の経過後か
ら、遅延インバータ１１の入力側がＮＭＯＳトランジス
タ１２により接地（＝「Ｌ」）に固定される。これは、
一致信号Ｐ２を出力するトランジスタがＰＭＯＳトラン
ジスタ９又は１０であるので、Ｐ２＝「Ｌ」を確実にす
るためである。

【００３３】なお、このＮＭＯＳトランジスタ１２はそ
の駆動能力がインバータ６、７の駆動能力よりは低く設
定され、Ｐ２＝「Ｈ」になったときは遅延インバータ１
１はこの一致信号Ｐ２により駆動されて遅延時間Ｔｅの
後にその出力信号Ｐ３を「Ｈ」→「Ｌ」に反転させる。

【００３４】この遅延インバータ１１は、インバータを
１段以上縦列多段接続したゲート群により、あるいはゲ
ート長を長くする技術等により、伝搬遅延時間を大きく
したインバータである。

【００３５】短クロック発生／クロック制御回路１０５
では、外部入力クロックＣＬＫが立ち上がるとき、その
立上り時点から時間Ｔｆだけ遅延し且つパルス幅Ｔｇを
もつ短クロック（Ｌパルス）を、遅延信号Ｐ３＝「Ｈ」
のときに出力する。この短クロックのパルス幅Ｔｇは遅
延インバータ１３の遅延値で調整する。つまり、この遅
延インバータ１３の出力と外部入力クロックＣＬＫとの
ナンドをとる部分が短クロック発生回路に相当し、この
短クロック発生回路から出力する短クロック信号と遅延
信号Ｐ３のアンドをとる部分がクロック制御回路に相当
する。時間Ｔｆは３入力ナンドゲート１４にけおる遅延
時間である。

【００３６】次に、図２を用いて第１の実施例のＦＦ回
路の動作を説明する。この実施例では、時刻ｔ０、ｔ
１、ｔ２、ｔ３から、各々「Ｈ」、「Ｈ」、「Ｌ」、
「Ｌ」の入力データＤが入力している。また、データの
変化点からＴａだけ進んだ立上りエッジをもつ外部入力
クロックＣＬＫが入力している。

【００３７】時刻ｔ０までの出力データＱは「Ｌ」であ
る。状態監視回路１０３の一致信号Ｐ２はこの時刻ｔ０
まで両データＤ、Ｑの論理が一致するので「Ｈ」であ
り、その反転遅延信号Ｐ３は「Ｌ」である。したがっ
て、このとき短クロック発生／クロック制御回路１０５
から出力している内部クロックＣＫは「Ｈ」である。こ
のとき、トランスファゲート４、５は導通、トランスフ
ァゲート１は遮断であり、マスタ側ラッチ回路１０１は
インバータ２の出力側にデータ「Ｈ」をラッチし、この
データをインバータ６で反転したデータ「Ｌ」が出力デ
ータＱとして出力している。

【００３８】時刻ｔ０で入力データＤが「Ｈ」になる
と、状態監視回路１０３はＰＭＯＳトランジスタ１０が
オンして一致信号Ｐ２が「Ｌ」になり、遅延回路１０４
でこれがＴｅだけ遅延反転されて、Ｐ３＝「Ｈ」とな
る。この信号Ｐ３の立上りタイミングは、クロックＣＬ
Ｋの立上りを起点する時刻から時間「Ｔａ＋Ｔｅ＝Ｔ
ｈ」だけ遅れている。

【００３９】そこで、この時間Ｔｈを「Ｔｈ＞（Ｔｆ＋
Ｔｇ）」のように設定することにより、パルス幅Ｔｇの
短クロックを発生させない。このため、内部クロックＣ
Ｋは「Ｈ」から変化せず、出力データＱは「Ｌ」の状態
から変化しない。

【００４０】このように、入力データＤが変化して出力
データＱとその論理が異なっても、短クロック発生／ク
ロック制御回路１０５の遅延インバータ１３の作用によ
り発生するパルス幅Ｔｇの短クロックは遅延信号Ｐ３＝
「Ｌ」によりマスクされ、内部クロックＣＫが「Ｈ」の
状態から変化することはなく、ＦＦ回路内部においてデ
ータ転送は行なわれない。

【００４１】時刻ｔ１で始まる次の周期に入ると、遅延
回路１０４の遅延信号Ｐ３が時刻ｔ０から時間Ｔｅだけ
経過した時点以降「Ｈ」になっているので、外部入力ク
ロックＣＬＫが「Ｌ」→「Ｈ」に立ち上がるときに、そ
の立上りタイミングから時間Ｔｆだけ遅延してパルス幅
Ｔｇの短クロック（Ｌパルス）を内部クロックＣＫに発
生する。

【００４２】この短クロック発生によりトランスファゲ
ート１が導通して、入力データＤ＝「Ｈ」がマスタ側ラ
ッチ回路１０１に書き込まれる。この短クロックが消滅
して内部クロックＣＫが「Ｈ」になるとトランスファゲ
ート１が遮断、トランスファゲート４、５が導通して、
マスタ側ラッチ回路１０１に書き込まれたデータ「Ｈ」
がそこに保持されると同時に、インバータ６、７を介し
て出力データＱ、出力反転データＱＢとして、出力す
る。Ｔｉはインバータ６の遅延時間である。

【００４３】このようにして、短クロックの立上りから
時間Ｔｉの経過の後に、出力データＱが「Ｌ」→「Ｈ」
に変化し、一致信号Ｐ２が「Ｌ」→「Ｈ」に変化し、内
部クロックＣＫの立上り時刻からＴｊ（＝Ｔｉ＋Ｔｅ）
の後に、信号Ｐ３が「Ｈ」→「Ｌ」に変化する。

【００４４】以上から明らかなように、入力データＤと
出力データＱの論理が一致しているときは内部クロック
ＣＫ、ＣＫＢが停止し、ＦＦ回路内のクロック系の充放
電は起こらない。

【００４５】また、本実施例のＦＦ回路では、外部入力
クロックＣＬＫが「Ｈ」である時刻に入力データＤの論
理が変化しても、入力データＤの変化点を起点として出
力データＱが変化することはない。本実施例では、入力
データＤが変化した後に外部入力クロックＣＬＫが立ち
上がるときに、その立上りエッジを起点として出力デー
タＱが変化する。

【００４６】これは、第１に、短クロック発生／クロッ
ク制御回路１０５によりクロック幅を短縮していること
による。従来の低電力タイプのＦＦ回路では、外部入力
クロックＣＬＫの半周期の「Ｈ」の期間に入力データＤ
の論理が変化すると、出力データＱの論理が変化した。
これに対し、本実施例のＦＦ回路では、そのクロックＣ
ＬＫの「Ｈ」の時間に対応する時間がＴｇ（＜＜Ｔ／
２）に短縮されているため、時間Ｔｇ以外の時間（一周
期のほとんどを占める）に、入力データＤの変化点を起
点として出力データＱの論理が変化することがない。

【００４７】第２に、本実施例のＦＦ回路は遅延回路１
０４に遅延時間Ｔｅを設定することによって、一致信号
Ｐ２の変化を短クロックの立上り時刻よりも遅延させて
いる［（Ｔａ＋Ｔｅ）＞（Ｔｆ＋Ｔｇ）］。このため、
入力データＤの変化直後の一致信号Ｐ３の変化が、上記
Ｔｇの時間内に起こることがない。したがって、時間Ｔ
ｇの時間内でも入力データＤの変化点を起点として出力
データＱの論理が変化することがない。

【００４８】本実施例では時刻ｔ１の時点で説明したよ
うに、外部入力クロックＣＬＫの立上りエッジから時間
Ｔｆだけ遅れた時刻に入力データＤを取り込み、その外
部入力の立上りエッジから時間「Ｔｆ＋Ｔｇ＋Ｔｉ」だ
け遅れた時刻で出力データＱとして出力する。このよう
に、出力タイミングは、外部入力クロックＣＬＫの立上
りエッジの時刻だけに依存することになる。

【００４９】次に、本実施例のＦＦ回路では、入力デー
タＤのハザードが出力データＱに伝搬することはない。
これを、図２の時刻ｔ３に始まる周期を例に説明する。
入力データＤに「Ｈ」のハザードが現れると、出力デー
タＱが「Ｌ」であるため、状態監視回路１０３の一致信
号Ｐ２を遅延回路１０４で遅延した信号Ｐ３は、「Ｈ」
になる。しかし、短クロック発生／クロック制御回路１
０５の３入力ナンドゲート１４における一致信号Ｐ３以
外の入力は外部入力クロックＣＬＫが「Ｈ」、遅延イン
バータ１３の出力が「Ｌ」であるため、その３入力ナン
ドゲート１４の出力である内部クロックＣＫは「Ｈ」の
ままである。よって、トランスファゲート１は遮断状態
にあり、入力データＤに現れたハザードは出力データＱ
に伝搬しない。

【００５０】なお、この第１の実施例では、内部クロッ
クＣＫがパルス幅の短い短クロックであるため、トラン
スファゲート４、５が遮断になるのはこの短クロックの
時間Ｔｇに限られる。よって、従来の低電力タイプのＦ
Ｆ回路と異なって、スレーブ側にデータが保持されるの
はこの短クロックの時間Ｔｇであるが、これをデータが
破壊しない程度に短い時間に設定することにより、スレ
ーブ側回路１０２にホールド（ラッチ）回路は不要であ
る。

【００５１】つまり、図５で説明したホールド用のトラ
ンスファゲート６８に相当するゲートを省くことがで
き、このゲートを駆動する分だけインバータ１５と３入
力ナンドゲート１４の負荷駆動能力を軽減できる。ま
た、状態監視回路１０３を同様の排他的論理和出力が得
られる回路に置き換えることができる。

【００５２】この第１の実施例によれば、従来の低電力
タイプのＦＦ回路と同様に、入力データＤと出力データ
Ｑの論理が一致しているときに、内部クロックＣＫを停
止さるので、このときにクロック回路の充放電で消費す
る電力を低減することができる。しかも、データの取り
込みや出力のタイミングが外部入力クロックのエッジの
時刻のみに依存し、さらにハザード等のノイズを伝搬し
ないため、論理設計が容易であり、従来のＤ型ＦＦ回路
から置き換えることも可能である。

【００５３】［第２実施例］次に、本発明の第２の実施
例を図３を用いて説明する。図３は図１に示した一点鎖
線で囲んだ回路と同じ回路２０１Ａ〜Ｄとこれを制御す
るクロック制御回路２０２Ａ〜ＤからなるＦＦ回路２０
３Ａ〜Ｄをクロックバッファ２０４で駆動するようにし
た例を示すものである。

【００５４】クロックバッファ２０４は遅延インバータ
３０と２入力ナンドゲート３１からなる短クロック発生
回路２０５およびインバータ３２より構成され、外部入
力クロックＣＬＫを入力して、その立上り時点を起点と
して発生するパルス幅Ｔｇの「Ｈ」の短クロックＣＫＸ
を発生する。

【００５５】クロック制御回路２０２Ａ〜Ｄは、一致信
号Ｐ２を遅延反転した信号Ｐ３が「Ｈ」のとき導通し、
「Ｌ」のとき遮断するトランスファゲート２０、信号Ｐ
３が「Ｌ」のとき導通するＮＭＯＳトランジスタ２２、
インバータ２１、２３、２４からなる。

【００５６】このクロック制御回路２０２Ａ〜Ｄでは、
信号Ｐ３が「Ｈ」（つまり、入力データＤと出力データ
Ｑが不一致）のときだけ、短クロックＣＫＸがトランス
ファゲート２０を通過して、インバータ２３で反転され
て内部クロックＣＫ（Ｌパルス）となり、更にインバー
タ２４で反転されて内部反転クロックＣＫＢ（Ｈパル
ス）となる。したがって、この第２の実施例でも、外部
入力クロックＣＬＫの立上りエッジにだけ依存するタイ
ミングで出力データＱを得ることができる。

【００５７】一方、一致信号Ｐ３が「Ｌ」（つまり、入
力データＤと出力データＱが一致）のとき、トランスフ
ァゲート２０が遮断となるので、短クロックＣＫＸ（＝
「Ｈ」）はクロック制御回路２０２Ａ〜Ｄに入力でき
ず、またＮＭＯＳトランジスタ２２がオンとなるので、
インバータ２３の出力は「Ｈ」に固定され、内部クロッ
クＣＫは「Ｈ」に、内部反転クロックＣＫＢは「Ｌ」に
固定される。このように、入力データＤと出力データＱ
が一致しているとき、クロック系が停止する。

【００５８】この第２の実施例によれば、短クロック発
生回路２０５とインバータ３２からなるクロックバッフ
ァ２０４を複数のＦＦ回路２０３Ａ〜Ｄで共有できるた
め、これらのＦＦ回路２０３Ａ〜Ｄの面積と消費電力
を、第１の実施例のＦＦ回路よりもさらに低減できる。

【００５９】また、クロック制御回路２０２Ａ〜Ｄの入
力をトランスファゲート２０を用いて開閉することによ
り、入力データＤと出力データＱに論理の相違がないと
き（Ｐ３＝「Ｌ」）、クロックバッファ２０４の負荷が
ＭＯＳトランジスタのドレインになり、特にＳＯＩ（シ
リコン・オン・インシュレータ）基板を用いた半導体集
積回路では、ドレイン容量を大幅に低減できるため、ク
ロックバッファ２０４の消費電力を低減することができ
る。

【００６０】なお、この第２の実施例において、ＦＦ回
路２０３Ａ〜Ｄの入力データＤ、出力データＱ、反転出
力データＱＢの接続は半導体集積回路内において任意で
あり、図３に限定されるものではなく、またクロッツク
バッファ２０４が駆動するＦＦ回路も４個に限定される
ものではない。

【００６１】

【発明の効果】以上から第１の発明によれば、入力デー
タと出力データが同じ論理のときにデータ転送や書替え
のための内部クロックを停止させるので、そのクロック
の動作に要する電力の低減を図ることができることは勿
論のこと、入力データの取り込みを外部入力クロックの
エッジにのみ依存させることができ、またハザード等の
ノイズを伝搬することもなく、よって、論理の設計が容
易であり、従来のＤ型ＦＦ回路と置換することも可能で
ある。

【００６２】第２の発明によれば、スレーブ側回路にラ
ッチを使用しないので、そのラッチ駆動用のクロック駆
動出力の能力を軽減できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＦＦ回路の回路ブロ
ック図である。

【図２】第１の実施例のＦＦ回路のタイムチャートで
ある。

【図３】第２の実施例のＦＦ回路の回路ブロック図で
ある。

【図４】第２の実施例のＦＦ回路のタイムチャートで
ある。

【図５】従来のＦＦ回路の回路ブロック図である。

【図６】従来のＦＦ回路のタイムチャートである。

【符号の説明】

１０１：マスタ側ラッチ回路、１０２：スレーブ側回
路、１０３：状態監視回路、１０４：遅延回路、１０
５：短クロック発生／クロック制御回路、２０１Ａ〜
Ｄ：図１の一点鎖線で囲んだ回路、２０２Ａ〜Ｄ：クロ
ック制御回路、２０３Ａ〜Ｄ：ＦＦ回路、２０４：クロ
ックバッファ、２０５：短クロック発生回路。

Claims

【特許請求の範囲】

【請求項１】状態監視回路によって入力データと出力デ
ータの論理を比較し、それが一致するとき内部クロック
を停止させるようにしたフリップフロップ回路におい
て、外部入力クロックの変化点を起点とした短パルスを
発生する短クロック発生回路と、上記状態監視回路の出
力信号を遅延する遅延回路と、該遅延回路で遅延された
信号により上記短クロックを停止又は出力させるクロッ
ク制御回路とを具備することを特徴とするフリップフロ
ップ回路。
【請求項２】マスタ側回路とスレーブ側回路とからな
り、マスタ側回路にホールド回路を具備させ、スレーブ
側回路にホールド回路を具備させないようにしたことを
特徴とする請求項１に記載のフリップフロップ回路。