JPH0738396A - 遅延整合回路 - Google Patents

遅延整合回路

Info

Publication number
JPH0738396A
JPH0738396A JP6085242A JP8524294A JPH0738396A JP H0738396 A JPH0738396 A JP H0738396A JP 6085242 A JP6085242 A JP 6085242A JP 8524294 A JP8524294 A JP 8524294A JP H0738396 A JPH0738396 A JP H0738396A
Authority
JP
Japan
Prior art keywords
circuit
node
coupled
current electrode
impedance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6085242A
Other languages
English (en)
Inventor
Iii C Christopher Hanke
シー・クリストファ−・ハンク・ザ・サード
William F Johnstone
ウィリアム・エフ・ジョンストン
Michael W Hodel
マイケル・ダブリュー・ホーデル
Tzu-Hui P Hu
ツー・フイ・ポール・フー
Barry Heim
バリー・ハイム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH0738396A publication Critical patent/JPH0738396A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H03K2005/00117—Avoiding variations of delay due to line termination

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Networks Using Active Elements (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】 【目的】 第１ノード４８，第２ノード５０，第１負荷
回路５４，５６，第２負荷回路５８，６０，第３負荷回
路６４およびバッファ回路６２を有する遅延整合回路。 【構成】第１負荷回路は、制御信号の第１状態に応答し
て第１論理状態を第１ノードに結合する。第２負荷回路
は、制御信号の第２状態に応答して第２論理状態を第１
ノードに結合する。バッファ回路は、第１および第２ノ
ードを電気的に結合する。第１負荷回路，第２負荷回路
およびバッファ回路は、第１，第２および第３の所定の
電気インピーダンスによってそれぞれ特徴づけられる。
第３負荷回路は、第２ノードに結合され、第４の所定の
電気インピーダンスによって特徴づけられる。本発明の
遅延整合回路は、同様な回路素子によって構成されるフ
リップフロップに伴うクロック対Ｑ遅延に等しい遅延
で、クロック信号入力を伝搬する。本発明の遅延整合回
路は、２つの信号の同時伝搬が重要となる、位相同期ル
ープなどの回路において有用である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般にデジタル回路に
関し、さらに詳しくは、フリップフロップで用いられる
遅延回路に関する。
【０００２】
【従来の技術】フリップフロップは、デジタル回路設計
者によって用いられる基本的な回路ブロックの一つであ
る。フリップフロップという用語は、一般に、高論理ま
たは低論理状態を入力として受け取り、この入力を後で
用いるために保存するデバイスを表す。一般に、フリッ
プフロップは、クロック信号によって表される時間にそ
の入力を標本化し、保存する。あるいは、フリップフロ
ップは、その入力における論理状態を無視する。フリッ
プフロップは一般に、バイナリ・メモリ回路のもっとも
単純な例である。
【０００３】フリップフロップは、信号伝搬遅延が重要
な用途で用いられる場合が多い。例えば、位相同期ルー
プ（以下、簡単に「ＰＬＬ」という）は、出力クロック
信号をマスタまたは入力クロック信号に位相および周波
数で同期させるデバイスである。出力クロック信号はＰ
ＬＬの入力に帰還され、ここで出力クロック信号の位相
および周波数はマスタ・クロック信号の位相および周波
数と連続的に比較される。従って、ＰＬＬはマスタ・ク
ロック信号に従属する出力クロック信号を生成する。Ｐ
ＬＬは、その周波数が入力クロック信号の周波数の特定
の比率である出力クロック信号を生成するように修正で
きる。このような回路は、入力バス・クロック信号の周
波数よりも高い周波数を有する内部クロック信号を利用
するデータ・プロセッサにおいて有用である。設計者
は、ＰＬＬ帰還ループにおける信号の周波数を、一般に
２，４，６，８などのある特定の率で低減する回路を挿
入することによって、バスおよび内部クロック周波数の
比率を制御できる。ＰＬＬは、入力クロック信号と、
「低減された周波数の」クロック出力とを同期する。従
って、周波数低減回路に対する入力は、入力クロック信
号の周波数の２倍，４倍，６倍，８倍などである。次
に、周波数低減回路に対する入力は、ＰＬＬの「出力」
として用いられる。
【０００４】
【発明が解決しようとする課題】フリップフロップは、
上記の周波数低減回路を作るために用いられる場合が多
い。残念ながら、フリップフロップを内蔵する周波数低
減回路は、ＰＬＬの帰還ループに遅延を発生する。周波
数低減回路の入力がＰＬＬの出力を生成する場合、この
遅延により２つのクロック信号は位相について互いに同
期ずれが生じる。ある用途では、この遅延は許容できな
い。また、この遅延は小さすぎるので、遅延整合回路を
設計するための十分な精度で、回路製造の前にこの遅延
をモデル化することが不可能なことがある。
【０００５】本発明により、バッファのみを用いてフリ
ップフロップの遅延を整合させる従来の回路の欠点を実
質的に排除する制御可能な信号遅延を有する遅延整合回
路が開示される。
【０００６】
【課題を解決するための手段】遅延整合回路は、第１ノ
ード，第２ノード，第１負荷回路，第２負荷回路，第３
負荷回路およびバッファ回路を有する。第１負荷回路
は、制御信号の第１状態に応答して、第１論理状態を第
１ノードに結合する。第２負荷回路は、制御信号の第２
状態に応答して、第２論理状態を第１ノードに結合す
る。バッファ回路は、第１および第２ノードを電気的に
結合する。第１，第２および第３の所定の電気インピー
ダンスは、第１負荷回路，第２負荷回路およびバッファ
回路をそれぞれ特徴づける。第３負荷回路は、第２ノー
ドに結合される。第４の所定の電気インピーダンスは、
第３負荷回路を特徴づける。
【０００７】
【実施例】図１は、当技術分野で周知のマスタ・スレー
ブ・フリップフロップ１０（以下、簡単にフリップフロ
ップという）の論理図を示す。フリップフロップ１０
は、マスタ部１２およびスレーブ部１４を有する。スレ
ーブ部１４は、「クロック対Ｑ伝搬遅延(Clock-to-Q pr
opagation delay)」と呼ばれる遅延を、フリップフロッ
プ１０を内蔵する回路に発生する。クロック対Ｑ伝搬遅
延とは、クロック信号を活性化してから信号がスレーブ
部１４を伝搬するのに要する時間の量のことである。特
定の用途では、クロック対Ｑ伝搬遅延は、第２信号がフ
リップフロップ１０を介する信号と同じ時間量で並列回
路を伝搬するように、並列回路経路で整合しなければな
らない。以下で説明するように、クロック対Ｑ伝搬遅延
に等しい時間遅延を回路経路に発生する遅延整合回路が
提供される。従って、本開示の発明は、フリップフロッ
プのクロック対Ｑ伝搬遅延を整合するバッファまたは１
分周経路を開示する。
【０００８】マスタ部１２は、マスタ入力ノード１６，
マスタ中間ノード１８およびマスタ出力ノード２５を有
する。マスタ入力ノード１６は、一般に「Ｄ」と記され
るデータ入力として論理状態を受ける。マスタ入力ノー
ド１６は、インバータ２０の入力に接続される。インバ
ータ２０の出力は、スイッチまたは通過ゲート(passgat
e) ２２の第１端子に接続される。通過ゲート２２の第
２端子は、マスタ中間ノード１８に接続される。通過ゲ
ートの第１制御端子および第２制御端子は、制御信号Ｃ
ＬＯＣＫおよびその論理補数である反転ＣＬＯＣＫにそ
れぞれ接続される。図示のように、信号ＣＬＯＣＫおよ
び反転ＣＬＯＣＫは、信号ＣＬＯＣＫが低論理状態に相
当するときに、通過ゲート２２を導通させる。マスタ中
間ノード１８は、インバータ２４の入力と、通過ゲート
２６の第１端子に接続される。インバータ２４の出力
は、マスタ出力ノード２５に接続される。通過ゲート２
６の第２端子は、インバータ２８の出力に接続される。
インバータ２８の入力は、マスタ出力ノード２５に接続
される。通過ゲート２６の第１制御端子および第２制御
端子は、制御信号である反転ＣＬＯＣＫおよびその論理
補数であるＣＬＯＣＫにそれぞれ接続される。図示のよ
うに、信号ＣＬＯＣＫおよび反転ＣＬＯＣＫは、信号Ｃ
ＬＯＣＫが高論理状態に相当するときに、通過ゲート２
６を導通させる。
【０００９】スレーブ部１４は、スレーブ入力ノード３
０，スレーブ中間ノード３２およびスレーブ出力ノード
３４を有する。スレーブ出力ノード３４は、一般に
「Ｑ」と記されるデータ出力として論理状態を生成す
る。スレーブ入力ノード３０は、通過ゲート３６の第１
端子に接続される。通過ゲート３６の第２端子は、マス
タ出力ノード２５に接続される。通過ゲート３６の第１
制御端子および第２制御端子は、制御信号である反転Ｃ
ＬＯＣＫおよびその論理補数であるＣＬＯＣＫにそれぞ
れ接続される。図示のように、信号ＣＬＯＣＫおよび反
転ＣＬＯＣＫは、信号ＣＬＯＣＫが高論理状態に相当す
るときに、通過ゲート３６を導通させる。スレーブ入力
ノード３０は、インバータ３８の入力と、通過ゲート４
０の第１端子とに接続される。インバータ３８の出力
は、スレーブ中間ノード３２に接続される。通過ゲート
４０の第２端子は、インバータ４２の出力に接続され
る。インバータ４２の入力は、スレーブ中間ノード３２
に接続される。通過ゲート４０の第１制御端子および第
２制御端子は、制御信号ＣＬＯＣＫおよびその論理補数
である反転ＣＬＯＣＫにそれぞれ接続される。図示のよ
うに、信号ＣＬＯＣＫおよび反転ＣＬＯＣＫは、信号Ｃ
ＬＯＣＫが低論理状態に相当するときに、通過ゲート４
０を導通させる。また、スレーブ中間ノード３２は、イ
ンバータ４４の入力に接続される。インバータ４４の出
力は、スレーブ出力ノード３４に接続される。
【００１０】動作中、フリップフロップ１０は、２つの
動作フェーズを有する。各フェーズは、制御信号ＣＬＯ
ＣＫの２つの可能な論理状態の一つによって特徴づけら
れる。
【００１１】第１のフェーズでは、ＣＬＯＣＫは低論理
状態に相当する。そのため、通過ゲート２２，４０は導
通状態となる。データ入力Ｄはマスタ出力ノード２５に
送られる。しかし、通過ゲート３６は導通状態ではない
ので、データ入力はスレーブ部１４に送られない。その
代わり、インバータ３８，４２はラッチを形成し、直前
のフェーズからのデータ入力Ｄを保持する。この古いデ
ータはスレーブ出力ノード３４に出力される。
【００１２】第２のフェーズでは、ＣＬＯＣＫは高論理
状態に相当する。そのため、通過ゲート２６，３６は導
通状態となる。インバータ２４，２８はラッチを形成
し、直前の第１フェーズからのデータ入力Ｄを保持す
る。データ入力Ｄは、通過ゲート３６を介してスレーブ
出力ノード３４に同時に送られる。前述のように、フリ
ップフロップ１０は、次のサイクル中にこの同じデータ
入力を出力する。フリップフロップ１０は、スレーブ部
１４が制御クロック信号ＣＬＯＣＫの低から高への遷移
の開始でその入力データをその出力に渡すので、正エッ
ジ・トリガ・フリップフロップ(positive edge-trigger
ed flip-flop) と呼ばれる。フリップフロップ１０は、
通過ゲート２２，２６，３８，４０への制御信号ＣＬＯ
ＣＫおよび反転ＣＬＯＣＫの接続を反転することによ
り、負エッジ・トリガ・フリップフロップを作るように
修正できる。
【００１３】図２は、図１に示すマスタ・スレーブ・フ
リップフロップ１０で用いるために、本発明により構成
される遅延整合回路４６の論理図を示す。遅延整合回路
４６は、整合入力ノード４８，整合中間ノード５０およ
び整合出力ノード５２を有する。論理状態は、整合出力
ノード５２において、「Ｑ」と記されるデータ出力とし
て与えられる。以下で説明するように、本発明の一部の
実施例では、整合出力ノード５２は整合中間ノード５０
と一体化できる。遅延整合回路４６は、スレーブ入力ノ
ード３０およびスレーブ中間ノード３２（図１に示す）
の電気特性を整合入力ノード４８および整合中間ノード
５０においてそれぞれ模擬する。従って、遅延整合回路
４６は、フリップフロップ１０（図１に示す）のクロッ
ク対Ｑ伝搬遅延に等しい時間で、自らを介して論理信号
を伝搬する。
【００１４】さらに図２において、通過ゲート５４の第
１端子は整合入力ノード４８に接続される。通過ゲート
５４の第２端子は、インバータ５６の出力に接続され
る。インバータ５６の入力は、第１電圧供給レベルに接
続される。また、通過ゲート５８の第１端子は、整合入
力ノード４８に接続される。通過ゲート５８の第２端子
は、インバータ６０の出力に接続される。インバータ６
０の入力は、第２電圧供給レベルに接続される。インバ
ータ６２の入力は、整合入力ノード４８に接続される。
インバータ６２の出力は、整合中間ノード５０に接続さ
れる。また、整合中間ノード５０は、インバータ６４の
入力とインバータ６６の入力とに接続される。インバー
タ６４の出力は、他のどのノードにも接続されない。イ
ンバータ６４は、遅延整合精度を高めるため、追加の通
過ゲートの第１端子に接続してもよい。追加の通過ゲー
トは、制御信号ＣＬＯＣＫおよび反転ＣＬＯＣＫによっ
てクロックできる。インバータ６６の出力は、整合出力
ノード５２に接続される。図示のように、制御信号ＣＬ
ＯＣＫおよび反転ＣＬＯＣＫのそれぞれは、ＣＬＯＣＫ
が高論理状態に相当するときに通過ゲート５４を導通状
態にし、また信号反転ＣＬＯＣＫが高論理状態に相当す
るときに通過ゲート５８を導通状態にするように、通過
ゲート５４，５８に接続される。
【００１５】動作中、遅延整合回路４６は、制御信号Ｃ
ＬＯＣＫおよび反転ＣＬＯＣＫを受け、この２つの制御
信号の一方に論理的に等しい出力を生成し、フリップフ
ロップ１０のクロック対Ｑ伝搬遅延に等しい時間で出力
を遅延する。２つの制御信号に対する特定の論理状態出
力は、インバータ５６，６０に接続される電圧供給の極
性に依存する。例えば、図示の実施例では、制御信号Ｃ
ＬＯＣＫが高論理状態に相当する場合、遅延整合回路４
６は、第１電圧供給レベルに相当する論理状態の論理反
転を出力する。逆に、制御信号反転ＣＬＯＣＫが高論理
状態に相当する場合、遅延整合回路４６は、第２電圧供
給レベルに相当する論理状態の論理反転を出力する。以
降、図１に示すように、第１および第２電圧供給レベル
は、それぞれ低論理状態および高論理状態にそれぞれ相
当するものとする。従って、高ＣＬＯＣＫ信号は、整合
出力ノード５２において高出力を生成する。低ＣＬＯＣ
Ｋ信号は、整合出力ノード５２において低出力を生成す
る。遅延整合回路４６は、バッファとして機能する。制
御信号の極性が通過ゲート５４，５８に対して反転され
ると、遅延整合回路４６は反転バッファとなる。さら
に、遅延整合回路４６は正エッジ・トリガ・デバイスで
ある。遅延整合回路４６は、通過ゲート５４，５８につ
いて制御信号の極性を反転することにより、負エッジ・
トリガ・デバイスとなるように修正できる。
【００１６】フリップフロップは、入力信号の周波数を
ある整数の値で低減する回路で用いられる。この種の回
路は、「Ｎ分周」回路と呼ばれることが多く、ただしＮ
は整数である。例えば、フリップフロップ１０は、ノー
ド３２，１６（図示せず）を直接接続して修正すること
により、２分周回路を作ることができる。このような回
路は、制御信号ＣＬＯＣＫの半分の周波数を有する周期
的なクロック信号を生成する。従って、遅延整合回路４
６は、制御信号と出力信号との間の対応により、「１分
周」遅延整合回路と呼ぶことができる。
【００１７】整合出力ノード５２は、スレーブ出力ノー
ド３４（図１に図示）と同じ時間遅延の後、適切な論理
状態を生成する。整合回路４６を介する遅延は、ノード
４８，５０，５２はノード３０，３２，３４とそれぞれ
同じ電気インピーダンスを有しているので、フリップフ
ロップ１０のクロック対Ｑ伝搬遅延に等しい。
【００１８】特に、スレーブ入力ノード３０は、２つの
バッファ、すなわちインバータ２４またはインバータ４
２の一方によって駆動される。これら２つのバッファ
は、通過ゲート３６，４０によってそれぞれスレーブ入
力ノード３０に選択的に接続される。フリップフロップ
１０を鏡映するため、インバータ５６，６０は通過ゲー
ト５４，５８をそれぞれ介して整合入力ノード４８を駆
動する。スレーブ中間ノード３２における電圧は、イン
バータ３８によって反転されたスレーブ入力ノード３０
における電圧によって決定される。従って、整合中間ノ
ード５０における電圧は、インバータ６２によって反転
された整合入力ノード４８における電圧によって決定さ
れる。さらに、スレーブ中間ノード３２における電圧
は、インバータ４２の入力に接続される。同様に、整合
中間ノード５０における電圧は、インバータ６４の入力
に接続される。最後に、スレーブ出力ノード３４におけ
る電圧は、インバータ４４によって反転されたスレーブ
中間ノード３２における電圧によって決定される。同様
に、整合中間ノード５０における電圧は、インバータ６
２によって反転された整合入力ノード４８における電圧
によって決定される。
【００１９】一実施例において、遅延整合回路４６にお
ける各回路素子は、図１に示す相当する素子の物理的な
複製である。例えば、スレーブ部１４を定める形状的デ
ータは、遅延整合回路４６を作るために複製される。イ
ンバータ４２に対する入力は、スレーブ中間ノード３２
から取られ、第２電圧レベルに接続される。前述のよう
に、追加インバータは遅延整合回路４６に追加され、そ
の入力は整合中間ノード５０に接続される。２つの回路
を同一集積回路上に互いに近接して配置することによ
り、より正確な遅延整合が実現される。図示の実施例で
は、通過ゲート５４，５８は、通過ゲート３６，４０の
それぞれ複製である。インバータ２４，３８，４２，４
４は、インバータ５６，６２，６０，６６のそれぞれ複
製である。さらに、２つの整合インバータ内の対応する
トランジスタは同一である。（インバータ４２，６０，
６４は物理的に同一である。）図３は、当技術分野で周
知の第２フリップフロップ６８の一部の部分的な概略図
である。フリップフロップ６８は、インバータ２４と通
過ゲート３６とを組み合わせるため、フリップフロップ
６８はフリップフロップ１０（図１に図示）と異なる。
マスタ部１２の残りの部分は、わかりやすいように省か
れている。以下で説明する図４は、フリップフロップ設
計の一般的な相違を考慮して、遅延整合回路がどのよう
に構成されるのかを示す。
【００２０】フリップフロップ６８は、マスタ中間ノー
ド１８，スレーブ入力ノード３０およびスレーブ中間ノ
ード３２を有する。マスタ中間ノード１８は、トランジ
スタ７０のゲートに接続される。トランジスタ７０のソ
ースおよびドレインは、第２電圧レベルおよびトランジ
スタ７２のソースにそれぞれ接続される。トランジスタ
７２のゲートおよびドレインは、制御信号反転ＣＬＯＣ
Ｋおよびスレーブ入力ノード３０にそれぞれ接続され
る。また、スレーブ入力ノード３０はトランジスタ７４
のドレインに接続される。トランジスタ７４のゲートお
よびソースは、制御信号ＣＬＯＣＫおよびトランジスタ
７６のドレインにそれぞれ接続される。トランジスタ７
６のゲートおよびソースは、マスタ中間ノード１８およ
び第１電圧供給レベルにそれぞれ接続される。インバー
タ３８の入力および出力は、スレーブ入力ノード３０お
よびスレーブ中間ノード３２にそれぞれ接続される。ま
た、スレーブ入力ノード３０は通過ゲート４０の第１端
子に接続される。通過ゲート４０の第２端子は、インバ
ータ４２の出力に接続される。インバータ４２の入力
は、スレーブ中間ノード３２に接続される。図示のよう
に、制御信号ＣＬＯＣＫおよび反転ＣＬＯＣＫのそれぞ
れは、ＣＬＯＣＫが低論理状態に相当するときに、通過
ゲート４０を導通状態にするように、通過ゲート４０に
接続される。図示のように、トランジスタ７０，７２
は、Ｐチャンネル・デバイスである。トランジスタ７
４，７６は、Ｎチャンネル・デバイスである。
【００２１】フリップフロップ６８の動作は、図１で説
明したスレーブ部１４の動作と実質的に同様である。し
かし、トランジスタ７０，７２，７４，７６は、インバ
ータ２４および通過ゲート３６で説明した機能を果た
す。さらに、フリップフロップ６８のデータ出力Ｑは、
制御信号ＣＬＯＣＫが高論理状態の際に、マスタ中間ノ
ード１８上の論理状態入力に追従する。
【００２２】図４は、図３に示す第２フリップフロップ
の一部で用いられる、本発明により構成される遅延整合
回路７８の部分的な概略図である。遅延整合回路７８
は、フリップフロップ６８がフリップフロップ１０の特
定の回路素子を組み合わせることを反映するため、遅延
整合回路４６（図２に図示）と異なる。遅延整合回路７
８は、整合入力ノード４８および整合中間ノード５０を
有する。整合出力ノード５２は、本実施例では、追加の
極性反転は必要ないことを反映するため、整合中間ノー
ド５０と一体化されている。図２で説明したように、遅
延整合回路７８は、整合入力ノード４８および整合中間
ノード５０においてそれぞれスレーブ入力ノード３０お
よびスレーブ中間ノード３２の電気特性を模擬する。従
って、遅延整合回路７８は、フリップフロップ６８のク
ロック対Ｑ伝搬遅延に等しい時間で、自らを介して論理
信号を伝搬する。
【００２３】さらに図４において、トランジスタ８０の
ソースおよびゲートは、第２電圧供給レベルに接続され
る。トランジスタ８０のドレインは、トランジスタ８２
のソースに接続される。トランジスタ８２のゲートおよ
びドレインは、制御信号反転ＣＬＯＣＫおよび整合入力
ノード４８にそれぞれ接続される。また、整合入力ノー
ド４８は、トランジスタ８４のドレインに接続される。
トランジスタ８４のゲートおよびソースは、制御信号Ｃ
ＬＯＣＫおよびトランジスタ８６のドレインにそれぞれ
接続される。トランジスタ８６のゲートおよびソース
は、第２電圧供給レベルおよび第１電圧供給レベルにそ
れぞれ接続される。また、通過ゲート５８の第１端子
は、整合入力ノード４８に接続される。通過ゲート５８
の第２端子は、インバータ６０の出力に接続される。イ
ンバータ６０の入力は、第１電圧供給レベルに接続され
る。インバータ６２の入力は、整合入力ノード４８に接
続される。インバータ６２の出力は、整合中間ノード５
０に接続される。また、整合中間ノード５０は、インバ
ータ６４の入力に接続される。インバータ６４の出力
は、他のどのノードにも接続されない。インバータ６２
の出力は、遅延整合回路７８のデータ出力Ｑを生成す
る。図示のように、制御信号ＣＬＯＣＫおよび反転ＣＬ
ＯＣＫは、信号反転ＣＬＯＣＫが高論理状態に相当する
ときに、通過ゲート５８を導通状態にするように、通過
ゲート５８に接続される。図示のように、トランジスタ
７０，７２は、ｐチャンネル・デバイスである。トラン
ジスタ７４，７６は、ｎチャンネル・デバイスである。
【００２４】遅延整合回路７８の動作は、図２で説明し
た遅延整合回路４６の動作と実質的に同様である。しか
し、トランジスタ８０，８２，８４，８６は、インバー
タ５６および通過ゲート５４で説明した機能を果たす。
また、インバータ６０は、遅延整合回路４６と７０との
間の信号極性差を反映するため、第１電圧レベルに接続
される。一般に、遅延整合中間ノード５０は、スレーブ
中間ノード（図３に図示）と同じ時間遅延後に、適切な
論理状態を生成する。整合回路７８を介する遅延は、ノ
ード４８，５０はノード３０，３２と同じ電気インピー
ダンスを有しているので、フリップフロップ６８のクロ
ック対Ｑ伝搬遅延に等しい。これら２つのノードの電気
インピーダンスは、整合入力ノード４８および整合中間
ノード５０を駆動する個別の回路経路を複製することに
よって鏡映される。特に、スレーブ入力ノード３０は、
通過ゲート４０を介してインバータ４２、またはトラン
ジスタ７２を介してトランジスタ７０、またはトランジ
スタ７４を介してトランジスタ７６のいずれかによって
駆動される。フリップフロップ６８を鏡映するため、イ
ンバータ６０およびトランジスタ８６は、通過ゲート５
８およびトランジスタ８４をそれぞれ介して整合入力ノ
ード４８を駆動する。これら２つの回路経路のそれぞれ
は、制御信号ＣＬＯＣＫの２つの論理状態の一方の間で
整合入力ノード４８を駆動する。トランジスタ８０，８
２は、整合入力ノード４８およびスレーブ入力ノード３
０の電気インピーダンスが同一でないにしろ、同様にな
るようにする。図２で説明したように、インバータ６
２，６４は、整合中間ノード５０およびスレーブ中間ノ
ード３２の電気インピーダンスが同一でないにしろ、同
様になるようにする。
【００２５】当業者であれば、特定の用途に応じてフリ
ップフロップ６８をさらに修正できよう。各用途は、フ
リップフロップの修正を反映するため同様に修正された
対応する遅延整合回路を有することができる。例えば、
特定の用途では、通過ゲート４０およびインバータ４２
を、図１の通過ゲート３６およびインバータ２４を図３
で組み合わせたように組み合わせる必要がある。このよ
うな組み合わせでは、遅延整合回路７８からの通過ゲー
ト５８およびインバータ６０を、トランジスタ８０，８
２，８４，８６からなる素子と同様な回路素子で置き換
えることが必要である。この修正では、制御信号ＣＬＯ
ＣＫおよび反転ＣＬＯＣＫをトランジスタ８２，８４に
対して互いに反転させることが必要である。
【００２６】図５は、本発明で用いられる位相同期ルー
プ（以下、簡単に「ＰＬＬ」という）８８のブロック図
を示す。ＰＬＬ８８は、位相／周波数検出器９０，ルー
プ・フィルタ９２，電圧制御発振器（以下、簡単に「Ｖ
ＣＯ」という）９４，Ｐ分周回路９６およびＭ分周回路
９８を有する。
【００２７】位相／周波数検出器９０，ループ・フィル
タ９２およびＶＣＯ９４のみの動作は、当業者に周知で
ある。一般に、ＰＬＬ８８は出力クロック信号ＶＣＯ
ＯＵＴを生成し、この信号は、基準クロック信号ＳＹＳ
ＴＥＭ ＣＬＯＣＫと位相および周波数について、図示
の帰還ループを介してダイナミックに比較される。位相
／周波数検出器９０は、２つのクロック信号を比較し、
ＵＰおよびＤＯＷＮ出力信号を与える。出力クロック信
号が基準信号よりも低い周波数の場合、ＵＰ信号は第１
論理状態に相当する。逆に、出力クロック信号が基準ク
ロック信号よりも高い周波数の場合、ＤＯＷＮ信号は第
１論理状態に相当する。２つのクロック信号が実質的に
同じ位相および周波数を有する場合、ＵＰおよびＤＯＷ
Ｎ信号の両方は第２論理状態に相当する。ＶＣＯ９４
は、制御信号ＵＰが第１論理状態に相当するときに、信
号ＶＣＯ ＯＵＴの周波数を増加する。逆に、ＶＣＯ９
４は、制御信号ＤＯＷＮが第１論理状態に相当するとき
に、信号ＶＣＯ ＯＵＴの周波数を低減する。
【００２８】ＰＬＬ８８は、Ｐ分周回路９６およびＭ分
周回路９８の追加により、基準クロック信号とは異なる
周波数を有する出力クロック信号を生成できる。特に、
Ｐ分周回路９６およびＭ分周回路９８は、クロック信号
の周波数を、それぞれＰ分の１およびＭ分の１に低減
し、ここでＰおよびＭは整数である。出力クロック信号
の周波数νout は、次式によって与えられる。
【００２９】νout ＝ （Ｍ／Ｐ）νIN ただし、ＭおよびＰは上述のように整数であり、νINは
基準クロック信号ＳＹＳＴＥＭ ＣＬＯＣＫの周波数で
ある。
【００３０】Ｐ分周回路９６およびＭ分周回路９８を介
する信号の伝搬に伴う遅延は、基準クロック信号ＳＹＳ
ＴＥＭ ＣＬＯＣＫに対する出力クロック信号ＶＣＯ
ＯＵＴの位相関係に直接影響する。ＰＬＬ８８は、２つ
のクロック信号が位相／周波数検出器９０に着信する際
に、これら２つのクロック信号の位相を整合するにすぎ
ない。２つの分周回路が２つのクロック回路経路に２つ
の異なる信号伝搬遅延量を発生すると、出力クロック信
号に対する基準入力クロック信号の位相関係はずれる。
本発明は、２つの伝搬遅延が同一でないにしろ同様とな
るように、ＰＬＬ８８に組み込むことができて有利であ
る。このとき、ＰＬＬ８８は、基準入力信号に対して位
相同期し、かつその周波数が基準クロック信号の周波数
の整数の割合である出力クロック信号を生成できる。
【００３１】図６は、図５に示す２つの分周回路のブロ
ック図を示す。特に、Ｐ分周回路９６は、遅延整合回路
１００，２分周回路１０２およびマルチプレクサ１０４
を有する。遅延整合回路１００は、図２および図４で説
明済みである。一例としての２分周回路１０２も、図２
で説明済みである。マルチプレクサ１０４は、制御信号
ＳＥＬＥＣＴ−Ｐに応答して、遅延整合回路１００の出
力または２分周回路１０２の出力のいずれかを選択す
る。マルチプレクサ１０４によって選択される特定の出
力は、所望のＰの値に相当する。Ｍ分周回路９８も、遅
延整合回路１００，２分周，４分周または６分周回路１
０６およびマルチプレクサ１０４を有する。マルチプレ
クサ１０４は、制御信号ＳＥＬＥＣＴ−Ｍに応答して、
遅延整合回路１００の出力または２分周，４分周または
６分周回路１０６の出力のいずれかを選択する。また、
制御信号ＳＥＬＥＣＴ−Ｍは、２分周，４分周または６
分周回路１０６がＶＣＯ ＦＥＥＤＢＡＣＫ ＳＩＧＮ
ＡＬの周波数をどの分周率で低減するかを決定する。
【００３２】一実施例において、マルチプレクサ１０４
は同一である。これら２つのマルチプレクサは、Ｐ分周
回路９６およびＭ分周回路９８が異なる数の個別Ｎ分周
回路を有していても、同じ数の入力を有することができ
る。この改善は、Ｐ分周回路９６の遅延伝搬時間をＭ分
周回路９８と整合させる。
【００３３】Ｎを１以上の整数として、入力クロック信
号の周波数をＮ分の１に低減するＮ分周回路を構成する
ことは当技術分野で周知である。これらの回路は、ＳＹ
ＳＴＥＭ ＣＬＯＣＫまたはＶＣＯ ＯＵＴなどのクロ
ック信号によって同期クロックされるフリップフロップ
で一般に構成される。すべての回路と同様に、フリップ
フロップも、このフリップフロップを含む回路経路に対
してある伝搬遅延量を追加する。この遅延は、高度な位
相同期が必要ならば、ＰＬＬ８８の場合に整合しなけれ
ばならない。例えば、ＰＬＬ８８が基準クロック信号よ
りも４倍早い出力クロック信号を生成するように設計さ
れている場合、制御信号ＳＥＬＥＣＴ−Ｍは、４分周す
るように２分周，４分周または６分周回路１０６を構築
する。しかし、この構築だけでは、基準クロック信号に
位相同期していない出力クロック信号を生成する。この
例では、基準クロックは位相／周波数検波器９０に直接
進む。出力クロック信号は、２分周，４分周または６分
周回路１０６およびマルチプレクサ１０４によって遅延
される。出力クロック信号の位相は、基準クロック信号
の位相よりも進む。図示のように、基準クロック信号
は、遅延整合回路１００およびマルチプレクサ１０４を
介して送られる。この構築は、基準クロック信号が位相
／周波数検出器９０に入っても、基準クロック信号の周
波数を変えない。この構築は、基準クロック信号の位相
のみを変える。本発明の遅延整合回路は、信号の一方の
周波数がフリップフロップ回路によって低減されても、
２つのクロック信号を位相同期状態で維持できる。
【００３４】
【変形例】Ａ．前記第１および第２負荷回路のそれぞれ
は：入力および出力からなる第１インバータ（５６，６
０）；および第１および第２端子からなり、該第１端子
が前記インバータの出力に結合されたスイッチ（５４，
５８）；をさらに含んで構成されることを特徴とする請
求項１記載の遅延整合回路。 Ｂ．前記バッファ回路および前記第３負荷回路は、第２
インバータ（６２）および第３インバータ（６４）から
それぞれなることを特徴とする請求項Ａ記載の遅延整合
回路。 Ｃ．前記第１負荷回路は：第１電流電極，第２電流電極
および制御電極からなり、該第２電流電極が第１電圧供
給端子に結合された第１トランジスタ（８０）；第１電
流電極，第２電流電極および制御電極からなり、該第２
電流電極が前記第１トランジスタの第１電流電極に結合
され、該第１電流電極が前記第１ノードに結合された第
２トランジスタ（８２）；第１電流電極，第２電流電極
および制御電極からなり、該第２電流電極が前記第１ノ
ードに結合された第３トランジスタ（８４）；および第
１電流電極，第２電流電極および制御電極からなり、該
第２電流電極が前記第３トランジスタの第１電流電極に
結合され、該第１電流電極が第２電圧供給端子に結合さ
れた第４トランジスタ（８６）；をさらに含んで構成さ
れることを特徴とする請求項１記載の遅延整合回路。 Ｄ．前記第２負荷回路は：入力および出力からなるイン
バータ（６０）；および第１および第２端子からなり、
該第１端子が前記インバータの出力に結合されたスイッ
チ（５８）；をさらに含んで構成されることを特徴とす
る請求項Ｃ記載の遅延整合回路。 Ｅ．前記第２負荷回路は：第１電流電極，第２電流電極
および制御電極からなり、該第２電流電極が第１電圧供
給端子に結合された第５トランジスタ（８０）；第１電
流電極，第２電流電極および制御電極からなり、該第２
電流電極が前記第５トランジスタの第１電流電極に結合
され、該第１電流電極が前記第１ノードに結合された第
６トランジスタ（８２）；第１電流電極，第２電流電極
および制御電極からなり、該第２電流電極が前記第１ノ
ードに結合された第７トランジスタ（８４）；および第
１電流電極，第２電流電極および制御電極からなり、該
第２電流電極が前記第７トランジスタの第１電流電極に
結合され、該第１電流電極が第２電圧供給端子に結合さ
れた第８トランジスタ（８６）；をさらに含んで構成さ
れることを特徴とする請求項Ｃ記載の遅延整合回路。 Ｆ．前記第１および第２負荷回路のそれぞれは：入力お
よび出力からなる第１インバータ（５６，６０）；およ
び第１および第２端子からなり、該第１端子が前記イン
バータの出力に結合されたスイッチ（５４，５８）；を
さらに含んで構成されることを特徴とする請求項Ａ記載
の遅延整合回路。 Ｇ．前記バッファ回路および前記第３負荷回路は、それ
ぞれ第２インバータ（６２）および第３インバータ（６
４）をさらに含んで構成されることを特徴とする請求項
Ｆ記載の遅延整合回路。 Ｈ．前記第１負荷回路は：第１電流電極，第２電流電極
および制御電極からなり、該第２電流電極が第１電圧供
給端子に結合された第１トランジスタ（８０）；第１電
流電極，第２電流電極および制御電極からなり、該第２
電流電極が前記第１トランジスタの第１電流電極に結合
され、該第１電流電極が前記第３ノードに結合された第
２トランジスタ（８２）；第１電流電極，第２電流電極
および制御電極からなり、該第２電流電極が前記第３ノ
ードに結合された第３トランジスタ（８４）；および第
１電流電極，第２電流電極および制御電極からなり、該
第２電流電極が前記第３トランジスタの第１電流電極に
結合され、該第１電流電極が第２電圧供給端子に結合さ
れた第４トランジスタ（８６）；をさらに含んで構成さ
れることを特徴とする請求項Ａ記載の遅延整合回路。 Ｉ．前記第２負荷回路は：入力および出力からなるイン
バータ（６０）；および第１および第２端子からなり、
該第１端子が前記インバータの出力に結合されたスイッ
チ（５８）；をさらに含んで構成されることを特徴とす
る請求項Ｈ記載の遅延整合回路。 Ｊ．前記第２負荷回路は：第１電流電極，第２電流電極
および制御電極からなり、該第２電流電極が第１電圧供
給端子に結合された第５トランジスタ（８０）；第１電
流電極，第２電流電極および制御電極からなり、該第２
電流電極が前記第５トランジスタの第１電流電極に結合
され、該第１電流電極が前記第３ノードに結合された第
６トランジスタ（８２）；第１電流電極，第２電流電極
および制御電極からなり、該第２電流電極が前記第３ノ
ードに結合された第７トランジスタ（８４）；および第
１電流電極，第２電流電極および制御電極からなり、該
第２電流電極が前記第７トランジスタの第１電流電極に
結合され、該第１電流電極が第２電圧供給端子に結合さ
れた第８トランジスタ（８６）；をさらに含んで構成さ
れることを特徴とする請求項Ｈ記載の遅延整合回路。 Ｋ．前記第１および第２負荷回路それぞれは：入力およ
び出力からなる第１インバータ（５６，６０）；および
第１および第２端子からなり、該第１端子が前記インバ
ータの出力に結合されたスイッチ（５４，５８）；をさ
らに含んで構成されることを特徴とする請求項３記載の
装置。 Ｌ．前記バッファ回路および前記第３負荷回路は、それ
ぞれ第２インバータ（６２）および第３インバータ（６
４）をさらに含んで構成されることを特徴とする請求項
Ｋ記載の装置。 Ｍ．前記第２負荷回路は：入力および出力からなるイン
バータ（６０）；および第１および第２端子からなり、
該第１端子が前記インバータの出力に結合されたスイッ
チ（５８）；をさらに含んで構成されることを特徴とす
る請求項４記載の装置。 Ｎ．前記第１および第２負荷回路それぞれは：入力およ
び出力からなる第１インバータ（５６，６０）；および
第１および第２端子からなり、該第１端子が前記インバ
ータの出力に結合されたスイッチ（５４，５８）；をさ
らに含んで構成されることを特徴とする請求項５記載の
装置。 Ｏ．前記バッファ回路および前記第３負荷回路は、それ
ぞれ第２インバータ（６２）および第３インバータ（６
４）をさらに含んで構成されることを特徴とする請求項
Ｎ記載の装置。
【００３５】本発明についていくつかの具体的な実施例
を参照して説明してきたが、更なる修正や改善は当業者
に想起される。例えば、図６はＰおよびＭの両方を修正
することが望ましい一般的な場合について説明した。Ｐ
が値１のみを有することが望ましい場合、２分周回路１
０２は省略できる。同様に、Ｐが値１のみを有すること
が望ましく、Ｍの可能な範囲が一つのＭ分周回路によっ
て生成できる場合、２分周回路１０２および両方のマル
チプレクサ１０４は省略できる。また、ソース，ドレイ
ンおよびゲートという用語は、本発明を１つまたはいく
つかの半導体媒体に制限すると誤解されるかもしれな
い。従って、特許請求の範囲は、本発明が実施できる広
範囲の媒体を反映するため、第１電流電極，第２電流電
極および制御電極と記している。よって、本発明は、特
許請求の範囲に定めるように、発明の精神および範囲か
ら逸脱しないこのような一切の修正を含むものとする。
【図面の簡単な説明】
【図１】従来のマスタ・スレーブ・フリップフロップの
論理図を示す。
【図２】図１に示すマスタ・スレーブ・フリップフロッ
プで用いられる、本発明によって構成される遅延整合回
路の論理図を示す。
【図３】従来の第２フリップフロップの一部の部分的な
概略図である。
【図４】図３に示すフリップフロップの一部で用いられ
る、本発明によって構成される遅延整合回路の部分的な
概略図を示す。
【図５】本発明で用いられる位相同期ループのブロック
図を示す。
【図６】図５に示す２分周回路のブロック図を示す。
【符号の説明】
１０ フリップフロップ １２ マスタ部 １４ スレーブ部 １６ マスタ入力ノード １８ マスタ中間ノード ２０ インバータ ２２ 通過ゲート ２４ インバータ ２５ マスタ出力ノード ２６ 通過ゲート ２８ インバータ ３０ スレーブ入力ノード ３２ スレーブ中間ノード ３４ スレーブ出力ノード ３６ 通過ゲート ３８ インバータ ４０ 通過ゲート ４２ インバータ ４４ インバータ ４６ 遅延整合回路 ４８ 整合入力ノード ５０ 整合中間ノード ５２ 整合出力ノード ５４ 通過ゲート ５６ インバータ ５８ 通過ゲート ６０，６２，６４，６６ インバータ ６８ フリップフロップ ７０，７２，７４，７６ トランジスタ ７８ 遅延整合回路 ８０，８２，８４，８６， トランジスタ ８８ 位相同期ループ ９０ 位相／周波数検出器 ９２ ループ・フィルタ ９４ 電圧制御発振器 ９６ Ｐ分周回路 ９８ Ｍ分周回路 １００ 遅延整合回路 １０２ ２分周回路 １０４ マルチプレクサ １０６ ２分周，４分周または６分周回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/081 (72)発明者 ウィリアム・エフ・ジョンストン アメリカ合衆国テキサス州オースティン、 チェストナット・リッジ・ロード10910 (72)発明者 マイケル・ダブリュー・ホーデル アメリカ合衆国アリゾナ州メサ、イー・コ ンテッサ・サークル3522 (72)発明者 ツー・フイ・ポール・フー アメリカ合衆国アリゾナ州テンピ、イー・ ラヴィーヴ・レーン1925 (72)発明者 バリー・ハイム アメリカ合衆国アリゾナ州メサ、イー・ラ スティック6633

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 個別回路の第２遅延を整合する、第１遅
    延によって特徴づけられる遅延整合回路（４６）であっ
    て：第１ノード（４８）および第２ノード（５０）；前
    記第１ノードに結合される第１負荷回路（５４，５６）
    であって、制御信号の第１状態に応答して、第１論理状
    態を前記第１ノードに結合し、第１の所定の電気インピ
    ーダンスによって特徴づけられる第１負荷回路（５４，
    ５６）；前記第２ノードに結合される第２負荷回路（５
    ８，６０）であって、前記制御信号の第２状態に応答し
    て、第２論理状態を前記第１ノードに結合し、第２の所
    定の電気インピーダンスによって特徴づけられる第２負
    荷回路（５８，６０）；前記第１および第２ノードを電
    気的に結合し、第３の所定の電気インピーダンスによっ
    て特徴づけられるバッファ回路（６２）；および前記第
    ２ノードに結合される第３負荷回路（６４）であって、
    第４の所定の電気インピーダンスによって特徴づけられ
    る第３負荷回路（６４）；によって構成されることを特
    徴とする遅延整合回路。
  2. 【請求項２】 フリップフロップ（１０）で用いられる
    遅延整合回路（４６）であって、前記フリップフロップ
    は第１部分（１２）および第２部分（１４）からなり、
    前記フリップフロップの第１部分は、前記フリップフロ
    ップの第２部分に結合され、前記第２部分は制御信号
    （ＣＬＯＣＫ）の第１状態に応答して前記第１部分から
    受け取られる論理状態を伝搬し、前記第２部分は第１ノ
    ード（３０）および第２ノード（３２）と、結合回路
    （３６）と、ラッチ回路（３８，４０，４２）とからな
    り、前記第１ノードは前記結合回路に結合され、前記結
    合回路は第１インピーダンスによって特徴づけられ、前
    記結合回路は前記制御信号に応答して前記フリップフロ
    ップの前記第１部分を前記第１ノードに結合し、前記ラ
    ッチ回路は第１モードで論理状態を保存し、前記ラッチ
    回路は前記第１ノードと第２ノードとの間で第１および
    第２回路経路からなり、前記第１回路経路は前記第１モ
    ードで第２インピーダンスによって特徴づけられ、前記
    第２回路経路は第３インピーダンスによって特徴づけら
    れ、前記第２ノードは前記第１回路経路に伴う第４イン
    ピーダンスによって特徴づけられる遅延整合回路であっ
    て：第３ノード（４８）および第４ノード（５０）；前
    記第３ノードに結合される第１負荷回路（５４，５６）
    であって、前記制御信号の第１の所定の状態に応答し
    て、第１論理状態を前記第３ノードに結合し、前記第１
    インピーダンスによって特徴づけられる第１負荷回路
    （５４，５６）；前記第３ノードに結合される第２負荷
    回路（５８，６０）であって、前記制御信号の第２の所
    定の状態に応答して、第２論理状態を前記第３ノードに
    結合し、前記第２インピーダンスによって特徴づけられ
    る第２負荷回路（５８，６０）；前記第３および第４ノ
    ードを電気的に結合し、前記第３２インピーダンスによ
    って特徴づけられるバッファ回路（６２）；および前記
    第４ノードに結合され、前記第４インピーダンスによっ
    て特徴づけられる第３負荷回路（６４）；によって構成
    されることを特徴とする遅延整合回路。
  3. 【請求項３】 伝搬遅延を制御する装置（８８）であっ
    て：第１および第２入力からなる位相／周波数検出器
    （９０）であって、該第１および第２入力は第１および
    第２クロック信号を受け、該第１および第２クロック信
    号それぞれは位相および周波数によって特徴づけられ、
    該位相／周波数検出器は前記第１クロック信号と第２ク
    ロック信号との間の位相差および前記第１クロック信号
    と第２クロック信号との間の周波数差に応答して第１制
    御信号を生成する位相／周波数検出器（９０）；前記位
    相／周波数検出器に結合される発振回路（９４）であっ
    て、位相および周波数によって特徴づけられる出力クロ
    ック信号（ＶＣＯ ＦＥＥＤＢＡＣＫＳＩＧＮＡＬ）を
    生成し、該出力クロック信号の位相および周波数は前記
    第１制御信号に応答する発振回路（９４）；入力および
    出力からなる周波数低減回路（９８）であって、該入力
    は選択されたクロック信号を受け、該出力は低減された
    周波数のクロック信号を生成し、該選択されたクロック
    信号および低減された周波数のクロック信号それぞれは
    周波数によって特徴づけられ、２つの周波数の比率は所
    定の比率に相当し、該入力は基準信号または前記発振回
    路の出力クロック信号のいずれか一方を受け、該出力は
    前記位相／周波数検出器の第１または第２入力のいずれ
    か一方を生成する周波数低減回路（９８）；前記基準ク
    ロック信号または前記発振回路の出力クロック信号の残
    りの一方を受け、前記位相／周波数検出器の第１または
    第２入力の残りの一方を生成する遅延整合回路（４６）
    であって：第１ノード（４８）および第２ノード（５
    ０）と；前記第１ノードに結合される第１負荷回路（５
    ４，５６）であって、第２制御信号の第１状態に応答し
    て第１論理状態を前記第１ノードに結合し、第１の所定
    の電気インピーダンスによって特徴づけられる第１負荷
    回路（５４，５６）と；前記第１ノードに結合される第
    ２負荷回路（５８，６０）であって、前記第２制御信号
    の第２状態に応答して第２論理状態を前記第２ノードに
    結合し、第２の所定の電気インピーダンスによって特徴
    づけられる第２負荷回路（５８，６０）と；前記第１お
    よび第２ノードを電気的に結合し、第３の所定の電気イ
    ンピーダンスによって特徴づけられるバッファ回路（６
    ２）と；前記第２ノードに結合され、第４の所定の電気
    インピーダンスによって特徴づけられる第３負荷回路
    （６４）と；からなる遅延整合回路（４６）；によって
    構成されることを特徴とする装置。
  4. 【請求項４】 前記第１負荷回路は：第１電流電極，第
    ２電流電極および制御電極からなり、該第２電流電極が
    第１電圧供給端子に結合された第１トランジスタ（８
    ０）；第１電流電極，第２電流電極および制御電極から
    なり、該第２電流電極が前記第１トランジスタの第１電
    流電極に結合され、該第１電流電極が前記第１ノードに
    結合された第２トランジスタ（８２）；第１電流電極，
    第２電流電極および制御電極からなり、該第２電流電極
    が前記第１ノードに結合された第３トランジスタ（８
    ４）；および第１電流電極，第２電流電極および制御電
    極からなり、該第２電流電極が前記第３トランジスタの
    第１電流電極に結合され、該第１電流電極が第２電圧供
    給端子に結合された第４トランジスタ（８６）；をさら
    に含んで構成されることを特徴とする請求項３記載の装
    置。
  5. 【請求項５】 前記周波数低減回路は：論理状態（Ｄ）
    を受けるフリップフロップの第１部分（１２）；前記フ
    リップフロップの前記第１部分に結合されるフリップフ
    ロップの第２部分（１４）であって、第２制御信号（Ｃ
    ＬＯＣＫ）の第１状態に応答して前記第１部分から受け
    取られた前記論理状態を伝搬する第２部分であって：第
    １ノード（３０）および第２ノード（３２）と；前記第
    １ノードに結合され、第１インピーダンスによって特徴
    づけられる結合回路（３６）であって、前記第２制御信
    号に応答して前記フリップフロップの前記第１部分を前
    記第１ノードに結合する結合回路（３６）と；論理状態
    を第１モードで保存するラッチ回路（３８，４０，４
    ２）であって、前記第１ノードと第２ノードとの間で第
    １および第２回路経路を構成し、該第１回路経路は前記
    第１モードにおける第２インピーダンスによって特徴づ
    けられ、該第２回路経路は第３インピーダンスによって
    特徴づけられ、該第２ノードは前記第１回路経路に伴う
    第４インピーダンスによって特徴づけられるラッチ回路
    （３８，４０，４２）とからなるフリップフロップの第
    ２部分；によって構成され、 前記遅延整合回路は：第３ノード（４８）および第４ノ
    ード（５０）と；前記第３ノードに結合される第１負荷
    回路（５４，５６）であって、前記第２制御信号の第１
    の所定の状態に応答して第１論理状態を前記第３ノード
    に結合し、前記第１インピーダンスによって特徴づけら
    れる第１負荷回路（５４，５６）と；前記第３ノードに
    結合される第２負荷回路（５８，６０）であって、前記
    第２制御回路の第２の所定の状態に応答して第２論理状
    態を前記第３ノードに結合し、前記第２インピーダンス
    によって特徴づけられる第２負荷回路（５８，６０）
    と；前記第３および第４ノードを電気的に結合し、前記
    第３インピーダンスによって特徴づけられるバッファ回
    路（６２）と；前記第４ノードに結合され、前記第４イ
    ンピーダンスによって特徴づけられる第３負荷回路（６
    ４）と；によって構成されることを特徴とする請求項３
    記載の装置。
JP6085242A 1993-04-05 1994-04-01 遅延整合回路 Pending JPH0738396A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US043112 1993-04-05
US08/043,112 US5376848A (en) 1993-04-05 1993-04-05 Delay matching circuit

Publications (1)

Publication Number Publication Date
JPH0738396A true JPH0738396A (ja) 1995-02-07

Family

ID=21925558

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6085242A Pending JPH0738396A (ja) 1993-04-05 1994-04-01 遅延整合回路

Country Status (7)

Country Link
US (1) US5376848A (ja)
EP (1) EP0624950B1 (ja)
JP (1) JPH0738396A (ja)
KR (1) KR940025164A (ja)
CN (1) CN1095871A (ja)
DE (1) DE69411229T2 (ja)
TW (1) TW276375B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007500978A (ja) * 2003-07-31 2007-01-18 クゥアルコム・インコーポレイテッド 論理回路におけるクロック分配のための遅延マッチング
JP2010541399A (ja) * 2007-09-24 2010-12-24 クゥアルコム・インコーポレイテッド 同期回路の遅延と一致している遅延回路

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3487309B2 (ja) * 1993-06-30 2004-01-19 株式会社ルネサステクノロジ 半導体集積回路装置
DE69413478T2 (de) * 1993-07-30 1999-02-11 Sgs Thomson Microelectronics Inverter mit Verzögerungselement mit variabler Impedanz
JP2755183B2 (ja) * 1994-09-26 1998-05-20 日本電気株式会社 低消費電力動作用のクロックジェネレータ／コントローラ内蔵ｌｓｉ
US6100734A (en) * 1994-11-30 2000-08-08 Unisys Corporation IC chip using a phase-locked loop for providing signals having different timing edges
US5532636A (en) * 1995-03-10 1996-07-02 Intel Corporation Source-switched charge pump circuit
US5684421A (en) * 1995-10-13 1997-11-04 Credence Systems Corporation Compensated delay locked loop timing vernier
US6154056A (en) * 1997-06-09 2000-11-28 Micron Technology, Inc. Tri-stating address input circuit
US6081915A (en) * 1998-03-30 2000-06-27 Motorola, Inc. Method and apparatus for reducing the time required to test an integrated circuit using slew rate control
US6127858A (en) * 1998-04-30 2000-10-03 Intel Corporation Method and apparatus for varying a clock frequency on a phase by phase basis
TW406219B (en) * 1998-08-26 2000-09-21 Via Tech Inc PLL clock generation circuit that is capable of programming frequency and skew
JP2000332598A (ja) 1999-05-17 2000-11-30 Mitsubishi Electric Corp ランダムロジック回路
FR2802733B1 (fr) * 1999-12-21 2002-02-08 St Microelectronics Sa Bascule de type d maitre-esclave securisee
JP2001237680A (ja) * 2000-02-23 2001-08-31 Fujitsu Ltd 遅延時間調整回路と遅延時間調整方法
JP2001256785A (ja) * 2000-03-13 2001-09-21 Toshiba Corp クロックバッファ回路およびこのクロックバッファ回路を有するインタフェースならびに同期型半導体記憶装置
US6748027B1 (en) * 2000-08-10 2004-06-08 Intel Corporation CMI signal timing recovery
US7091742B2 (en) * 2002-12-19 2006-08-15 Tellabs Operations, Inc. Fast ring-out digital storage circuit
US7466141B2 (en) * 2004-01-30 2008-12-16 Advantest Corporation Phase measurement device, method, program, and recording medium
US7977983B1 (en) * 2008-05-01 2011-07-12 Freescale Semiconductor, Inc. Device having synchronizing capabilities
US8536919B1 (en) 2010-10-21 2013-09-17 Altera Corporation Integrated circuits with delay matching circuitry
TWI511442B (zh) * 2012-12-24 2015-12-01 Novatek Microelectronics Corp 資料控制電路
US9467143B1 (en) * 2015-09-24 2016-10-11 Qualcomm Incorporated Inversely proportional voltage-delay buffers for buffering data according to data voltage levels
KR20180031472A (ko) 2016-09-20 2018-03-28 주식회사 넥시아 디바이스 지연 제어 시스템

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8329511D0 (en) * 1983-11-04 1983-12-07 Inmos Ltd Timing apparatus
US4663546A (en) * 1986-02-20 1987-05-05 Motorola, Inc. Two state synchronizer
US4687959A (en) * 1986-03-27 1987-08-18 Motorola, Inc. Method and apparatus for access to a PLA
JPH0691431B2 (ja) * 1987-03-02 1994-11-14 沖電気工業株式会社 フリツプフロツプ回路用クロツク制御回路
US4760290A (en) * 1987-05-21 1988-07-26 Vlsi Technology, Inc. Synchronous logic array circuit with dummy signal lines for controlling "AND" array output
ATE65352T1 (de) * 1987-09-17 1991-08-15 Siemens Ag Synchronisier-flipflop-schaltungsanordnung.
US4839541A (en) * 1988-06-20 1989-06-13 Unisys Corporation Synchronizer having dual feedback loops for avoiding intermediate voltage errors
JPH02237215A (ja) * 1988-10-18 1990-09-19 Mitsubishi Electric Corp 半導体集積回路
JP3225528B2 (ja) * 1991-03-26 2001-11-05 日本電気株式会社 レジスタ回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007500978A (ja) * 2003-07-31 2007-01-18 クゥアルコム・インコーポレイテッド 論理回路におけるクロック分配のための遅延マッチング
JP2010220249A (ja) * 2003-07-31 2010-09-30 Qualcomm Inc 論理回路におけるクロック分配のための遅延マッチング
JP2010541399A (ja) * 2007-09-24 2010-12-24 クゥアルコム・インコーポレイテッド 同期回路の遅延と一致している遅延回路
JP2014161085A (ja) * 2007-09-24 2014-09-04 Qualcomm Incorporated 同期回路の遅延と一致している遅延回路

Also Published As

Publication number Publication date
EP0624950B1 (en) 1998-06-24
KR940025164A (ko) 1994-11-19
US5376848A (en) 1994-12-27
DE69411229D1 (de) 1998-07-30
CN1095871A (zh) 1994-11-30
TW276375B (ja) 1996-05-21
DE69411229T2 (de) 1998-12-10
EP0624950A3 (en) 1995-03-08
EP0624950A2 (en) 1994-11-17

Similar Documents

Publication Publication Date Title
JPH0738396A (ja) 遅延整合回路
US5204555A (en) Logic array having high frequency internal clocking
US6417711B2 (en) High speed latch and flip-flop
KR100200892B1 (ko) 클록발생회로, 피엘엘회로와 도체장치 및 블록발생회로의 설계방법
TW548901B (en) Digital clock skew detection and phase alignment
JPS59181831A (ja) 可変分周器
JPH0528789A (ja) 論理回路
JPH065091A (ja) 半導体装置
US6741102B1 (en) Phase frequency detector
US6243784B1 (en) Method and apparatus for providing precise circuit delays
JPH0888565A (ja) 無抵抗器型の電圧制御発振器
EP0901226A2 (en) Digital controlled oscillation circuit and PLL circuit
JPH06202756A (ja) クロック逓倍回路を備えた安定クロック発生回路
JPH10327055A (ja) 遅延ロックド回路
JPH10190416A (ja) フリップフロップ回路
US4988892A (en) Method and circuit for generating dependent clock signals
JPH09167134A (ja) データ同期システム
KR100433648B1 (ko) 지연-정합클럭및데이터신호발생기
JP3982934B2 (ja) 入力回路および該入力回路を有する半導体集積回路
JP2001159928A (ja) テスト機能を備えた内部動作クロック生成回路
KR100548552B1 (ko) 디엘엘(ｄｌｌ)의 확률적 락-인 불량 방지 회로
US6597211B2 (en) Clock divider circuit producing 0° and 90° outputs with a 50% duty cycle
JP3630870B2 (ja) システムクロック発生回路
Wagener Metastability-a designer's viewpoint
JPH08274594A (ja) フリップフロップ回路