CN1095871A - 延时匹配电路 - Google Patents

Abstract

延时匹配电路具有：第一节点、第二节点、第一负 载电路、第二负载电路、第三负载电路和缓冲电路。 第一负载电路响应控制信号的第一状态将第一逻辑 状态耦合到第一节点。第二负载电路响应控制信号 的第二状态将第二逻辑状态耦合到第一节点。缓冲 电路与第三和第二节点电耦合。第一负载电路、第二 负载电路和缓冲电路分别具有第一、第二和第三预定 电阻抗。第三负载电路与第二节点相连并具有第四 预定电阻抗。

Description

本发明大体涉及数字电路，具体来说是涉及一种与触发器一起使用的延时电路。

触发器是数字电路设计者使用的基本电路块之一。术语触发器一般是指一种接收逻辑高电平或逻辑低电平作为输入信号并保持该输入信号供后来某时刻使用的器件。一般，触发器在由一时钟信号指定的时刻采样并保持其输入信号。否则，触发器不理会其输入端的逻辑状态。通常触发器是二进制存储电路最简单的例子。

触发器常用于信号传输延迟至关重要的应用中。例如，锁相环（下文简化为“PLL”）是一种使输出时钟信号与主时钟信号或输入时钟信号的相位和频率都同步的器件。输出时钟信号被反馈至PLL的输入端，在那里输出时钟信号的相位和频率不断与主时钟信号的相位和频率比较。因此，PLL产生一跟踪主时钟信号的输出时钟信号。可以调整PLL来产生频率与输入时钟信号频率成一定比例的输出时钟信号。这样的电路在采用频率比输入总线时钟信号频率高的内部时钟信号的数据处理器中是有用的。设计者可通过插入一个电路来控制总线和内部时钟频率的比值，该电路将PLL反馈环的信号频率减小一定倍数，这个倍数典型地如2、4、6、8等。PLL使输入时钟信号和频率减小后的时钟信号输出同步。因而，减频电路的输入信号比输入时钟信号的频率高2倍、4倍、6倍、8倍等。减频电路的输入就用作PLL的“输出”。

触发器常用于构造上述减频电路。遗憾的是，加入触发器的减频电路把延迟引入了PLL的反馈环。如果减频电路的输入产生PLL的输出，这种延迟就使两时钟信号的相位失调。在有些应用中这种延迟是不允许的。此外，这种延迟可能是如此之小以致不可能在制造电路前足够精确地模拟该延迟以设计一个延时匹配电路。

根据本发明所述，揭示了一种延时匹配电路，其具有一可控制信号延时，大体消除了以前仅采用缓冲器来匹配触发器延迟的常规电路的缺点。

延时匹配电路具有一个第一节点，一第二节点，一第一负载电路，一第二负载电路，一第三负载电路和一缓冲电路。第一负载电路响应一控制信号的第一状态将第一逻辑状态耦合到第一节点。第二负载电路响应控制信号的第二状态将第二逻辑状态耦合到第一节点。缓冲电路将第一和第二节点电耦合。第一、第二和第三预定电阻抗分别表征第一、二负载电路和缓冲电路的特性。第三负载电路耦合到第二节点。第四预定电阻抗表示第三负载电路的特性。

根据下面的详细描述并结合附图将能更加清楚地理解本发明的特色及优点。附图中相同的数字用来表示相同和相应的部件，其中：

图1表示的是现有技术中的主从触发器的逻辑图;

图2所示是使用图1所示的主从触发器的根据本发明所述构造的一延时匹配电路的逻辑图;

图3所示是本技术领域中已知的二次触发器的一部分的局部示意图;

图4是与图3所示的部分二次触发器一起使用的一个根据本发明所述构造的延时匹配电路的局部示意图。

图5是与本发明一起使用的一锁相环的方框图;

图6是图5所示两分频电路的方框图。

图1所示是本技术领域中从所周知的主从触发器10（下文简称触发器）的逻辑图。触发器10有一主动部分12和一从动部分14。从动部分14将一延迟引入包括触发器10的电路，该延迟称作“Clock-to-Q传播延迟”。Clock-to-Q传播延迟是一信号从时钟信号触发到传过从动部分14所花的时间。在特定应用中，Clock-to-Q的传播延迟必须在并行电路分支中予以匹配以便第二信号在与信号传过触发器10相同的时间内传过并行电路。如下所述，一延时匹配电路所起的作用是将一与Clock-to-Q传播延迟相等的时间延迟引入一电路分支。因而，本发明揭示一个与触发器的Clock-to-Q传播延迟相匹配的缓冲器或一分频线路。

主动部分12有一主输入节点16，一个主中间节点18和一个主输出节点20。主输入节点16接收一逻辑状态作为数据输入，一般标作“D”。主输入节点16与一例相器20的输入端相连。倒相器20的输出与一开关或一传输门电路22的第一端相连。传输门电路22的第二端与主中间节点18相连。传输门22的第一控制端和第二控制端分别与一控制信号CLOCK和其逻辑补 CLOCK相连。如图示，当信号CLOCK为低电平逻辑状态时，信号CLOCK和 CLOCK使传输门22导通。主中间节点18与一倒相器24的输入端和一传输门26的第一端相连。倒相器24的输出端与主输出节点20相连。传输门26的第二端与倒相器28的输出端相连。倒相器28的输入端与主输出节点20相连。传输门26的第一控制端和第二控制端分别与控制信号CLOCK及其逻辑补信号 CLOCK相连。如图示，当信号CLOCK为高电平逻辑状态时，信号CLOCK和 CLOCK使得传输门26导通。

从动部分14有一从输入节点30、一个从中间节点32和一从输出节点34。从输出节点34产生一逻辑状态作为数据输出，一般标为“Q”。从输入节点30与一传输门36的第一端相连。传输门36的第二端与主输出节点20相连。传输门36的第一控制端和第二控制端分别与控制信号 CLOCK和其逻辑补信号CLOCK相连。如图示，信号CLOCK和 CLOCK在信号CLOCK为高电平逻辑状态时使传输门36导通。从输入节点30与倒相器38的输入端和传输门40的第一端相连。倒相器38的输出端与从中间节点32相连。传输门40的第二端与倒相器42的输出端相连。倒相器42的输入端与从中间节点32相连。传输门40的第一控制端和第二控制端分别与控制信号CLOCK和其逻辑补信号 CLOCK相连。如图所示，当信号CLOCK为低电平逻辑状态时，信号CLOCK和 CLOCK使得传输门40导通。从中间节点32还与倒相器44的输入端相连。倒相器44的输出端与从输出节点34相连。

工作时，触发器10有两个工作相位。每个相位的特征由控制信号两种可能逻辑状态之一赋予。

在第一相位，CLOCK为低电平逻辑状态。传输门22和40从而在导通状态。数据输入D被送至主输出节点20。然而，由于传输门36没有处于导通状态，数据输入送不到从动部分14。相反，倒相器38和42构成一锁存器并保持紧接的上一相位的数据输入D。这个原来的数据被输出到从输出节点34。

在第二相位，CLOCK为高电平逻辑状态。因而传输门26和36处于导通状态。倒相器24和28构成一锁存器保持紧接地前一个第一相位的数据输入D。数据输入D同时经过传输门36被发送至从输出节点34。如上所述，触发器10在下一周期将输出这个相同的数据输入。触发器10被称作正边沿触发的触发器，因为从动部分14在控制信号CLOCK的由低到高跃变时开始将其输入数据送至其输出端。通过倒换控制信号CLOCK和 CLOCK与传输门22、26、38和40的连接，可以将触发器10调为负边沿触发的触发器。

图2画的是与图1所示主从触发器10一起使用的根据本发明所述构造的延时匹配电路46的逻辑图。延时匹配电路46有一匹配输入节点48、一匹配中间节点50和一匹配输出节点52。匹配输出节点52的逻辑状态作为数据输出，标作“Q”。正如下面将要描述的，匹配输出节点52在所透露的本发明的一些实施例中可与匹配中间节点50合并。延时匹配电路46分别在匹配输入节点48和匹配中间节点50模似从输入节点30和从中间节点32（示于图1）的电特性。因而，延时匹配电路46在与触发器10（示于图1）的Clock-to-Q的传播延迟相等的时间内将一逻辑信号传过该电路。

继续参照图2，传输门54的第一端与匹配输入节点48相连。传输门54的第二端与倒相器56的输出端相连。倒相器56的输入端与第一电压馈送电平相连。传输门58的第一端也与匹配输入节点48相连。传输门58的第二端与倒相器60的输出端相连。倒相器60的输入端与第二电压馈送电平相连。倒相器62的输入端与匹配输入节点48相连。倒相器62的输出端与匹配中间节点50相连。匹配中间节点50还与倒相器64的输入端和倒相器66的输入端相连。倒相器64的输出端不与任何其它节点相连。倒相器64可与用来增加延时匹配精度的附加传输门的第一端相连。附加传输门可由控制信号CLOCL和 CLOCK计时。倒相器66的输出端与匹配输出节点52相连。如图示，控制信号CLOCK和 CLOCK中的每一个与传输门54和58连接的方式使得当CLOCK为高电平逻辑状态时传输门54被导通，当信号 CLOCK为高电平逻辑状态时传输门58被导通。

工作时，延时匹配电路46接收控制信号CLOCK和 CLOCK，产生一个与两控制信号中的一个逻辑等效的输出信号，并将输出延迟一个与触发器10的钟到Q的传播延迟相等的时间。与两控制信号相关的特定逻辑状态输出取决于与倒相器56和60相连的电压馈送的极性。例如，在所述实施例中，如果控制信号CLOCK对应于高电平逻辑状态，那么延时匹配电路46的输出与第一电压馈送电平的逻辑状态相反。反之，如果控制信号 CLOCK对应于高电平逻辑状态，那么延时匹配电路46的输出将与将二电压馈送电平的逻辑状态相反。下文中，第一和第二电压馈送电平应分别对应一低电平逻辑状态和一高电平逻辑状态（如图2所示）。因此，高电平CLOCK信号在匹配输出节点52产生一高电平输出。低电平CLOCK信号在匹配输出节点52产生一低电平输出。延时匹配电路46起缓冲器的作用。如果将控制信号的极性相对于传输门54和58反转，那么延时匹配电路46将成为一倒相缓冲器。此外，延时匹配电路46是正边沿触发的器件。延时匹配电路46可通过相对于传输门54和58反转控制信号的极性被调成一个负边沿触发的器件。

触发器用在将输入信号频率减小一定整数倍的电路中。这种电路常被称为“N分频”电路，其中N是一整数。例如，触发器10可通过直接连接节点32和16（未示出）进行调整以生成一个二分频电路。这样的电路产生的周期计时信号的频率是控制信号CLOCK的一半。因此，延时匹配电路46可称为“1分频”延时匹配电路，因为控制信号与输出信号是对应的。

匹配输入节点52在与从输出节点34（示于图1）所产生的相同的时间延时之后产生适当的逻辑状态。通过匹配电路46的延时等于触发器10的Clock-to-Q传播延迟，这是因为节点48、50和52分别具有与节点30、32和34相同的电阻抗。

具体地说，从输入节点30由两缓冲器之一即倒相器24或倒相器42驱动，这两个缓冲器分别通过传输门36和40与从输入节点30相连。与触发器10相对应，倒相器56和60分别通过传输门54和58驱动匹配输入节点48。从中间节点32的电压由被倒相器38反相的从输入节点30的电压确定。因而，匹配中间节点50的电压由被倒相器62反相的匹配输入节点48的电压确定。另外，从中间节点32的电压被接到倒相器42的输入端。相似地，匹配中间节点50的电压被接到倒相器62的输入端。最终，从输出节点34的电压由被倒相器44反相的从中间节点32的电压确定。相似地，匹配中间节点50的电压由被倒相器62反相的匹配输入节点48的电压决定。

在一实施例中，延时匹配电路46中每一个电路元件是图示于图1中的相应元件物理复制品。例如，定义从动部分14的几何数据被重复以生成延时匹配电路46。倒相器42的输入端被与从中间节点32分开，而与第二电压电平相连接。如上所述，又一个倒相器被加到延时匹配电路46，其输入端与匹配中间节点50相连。更精确的延时匹配可通过将这两个电路彼此靠近安置在同一集成电路上来实现。在图释的实施例中，传输门54笔58分别是传输门36和40的复制品。倒相器24、38、42和44分别是倒相器56、62、60和66的物理复制品。另外，在两匹配的倒相器中相应的晶体管是等同的。（倒相器42、60和64物理上等同）。

图3画的是本技术领域中为人熟知的二次触发器68一部分的局部示意图。触发器68与触发器10（图示中图1）不同，因为触发器68将倒相器24和传输门36合并起来。为清楚起见，主动部分12的其余部分被略去。图4（下面所述）说明给定了触发器设计的典型变形后，如何可以构造一延时匹配电路。

触发器68有主中间节点18，从输入节点30和从中间节点32。主中间节点18与晶体管70的栅极相连。晶体管70的源极和漏极分别与第二电压馈送电平和晶体管72的源极相连。晶体管72的栅极和漏极分别与控制信号 CLOCK和从输入节点30相连。从输入节点30还与晶体管74的漏极相连。晶体管74的栅极和源极分别与控制信号CLOCK和晶体管76的漏极相连。晶体管76的栅极和源极分别与主中间节点18和第一电压馈送电平相连。倒相器38的输入和输出分别与从输入节点30和从中间节点32相连。从输入节点30还与传输门40的第一端相连。传输门40的第二端与倒相器42的输出端相连。如图示，控制信号CLOCK和 CLOCK的每一个与传输门40连接的方式使得当CLOCK对应于低电平逻辑状态时传输门40被导通。如图，晶体管70和72是P沟道器件。晶体管74和76是N沟道器件。

触发器68的操作本质上与关于图1所描述的从动部分14的操作相似。但晶体管70、72、74和76发挥关于倒相器24和传输门36所描述的作用。另外，触发器68的数据输出将跟随控制信号CLOCK相应于高电平逻辑状态时，主中间节点18的逻辑状态输入。

图4画的是根据本发明所述构造的、与示于图3的二次触发器68的那部分一起使用的延时匹配电路78的局部示意图。延时匹配电路78与延时匹配电路46（示于图2）的不同之处在于触发器68合并了触发器10中某些电路元件。延时匹配电路78有匹配输入节点48和匹配中间节点50。在本实施例中匹配输出节点52与匹配中间节点50合并以反映出一附加的极性反转是不必要的。正如上面关于图2的所述，延时匹配电路78在匹配输入节点48和匹配中间节点50分别模似从输入节点30和从中间节点32的电特性。因而，延时匹配电路在与触发器68的Clock-to-Q传播延迟相等的时间内将一逻辑信号通过自身而传送。

继续参考图4，晶体管80的源极和栅极与第二电压馈送电平相连。晶体管80的漏极与晶体管82的源极相连。晶体管82的栅极和漏极分别与控制信号CLOCK和匹配输入节点48相连。匹配输入节点48还与晶体管84的漏极相连。晶体管84的栅极和源极分别与控制信号CLOCK和晶体管86的漏极相连。晶体管86的栅极和源极分别与第二和第一电压馈送电平相连。传输门58的第一端也与匹配输入节点48相连。传输门58的第二端与倒相器60的输出端相连。倒相器60的输入端与第一电压馈送电平相连。倒相器62的输入端与匹配输入节点48相连。倒相器62的输出端与匹配中间节点50相连。匹配中间节点50还与倒相器64的输入端相连。倒相器64的输出端不与任何其它节点相连。倒相器62的输出产生延时匹配电路78的数据输出Q。如图示，控制信号CLOCK和 CLOCK与传输门58连接的方式使得当信号 CLOCK为高电平逻辑状态时，传输门58处于导通状态。如图示，晶体管70和72是P沟道器件。晶体管74和76是n沟道器件。

延时匹配电路78的工作实际上与前面关于图2所述的延时匹配电路46的工作相似。但是，晶体管80、82、84和86完成关于倒相器56和传输门54所描述的那些功能。此外，倒相器60与第一电压电平相连从而反映出匹配延时电路46和78间极性的不同。通常，延时匹配中间节点50在与从中间节点32（示于图3）相同的时间延迟后产生相应的逻辑状态。通过匹配电路78的延时等于触发器68的Clock-to-Q传播延迟，因为节点48和50具有与节点30和32相同的电阻抗。两节点的电阻抗通过复制驱动匹配输入节点48和匹配中间节点50的各电路分支被重复。具体地说，从输入节点30通过传输门40被倒相器42驱动，或通过晶体管72被晶体管70驱动，或通过晶体管74被晶体管76驱动。为复制触发器68，倒相器60和晶体管86分别通过传输门58和晶体管84驱动匹配输入节点48。这两个电路分支的每一个在控制信号CLOCK两逻辑状态其中一个驱动匹配输入节点48。晶体管80和82保证匹配输入节点48和从输入节点30的电阻抗是相似的（如果不相同）。正如前面关于图2所述，倒相器62和64保证匹配中间节点50和从中间节点32的电阻抗是相似的（如果不相同）。

本技术领域的技术人员可根据特定应用的要求进一步修改触发器68。每个应用可有一相应的延时匹配电路，它作过类似的修改以反映触发器的改变。例如，一特定应用可能使按与图3中合并图1的传输门36和倒相器24相似的方式合并传输门40和倒相器42成为必要。这样的合并要求延时匹配电路78的传输门58和倒相器60被一与由晶体管80、82、84和86构成的单元相似的电路单元代替。这一改变要求控制信号CLOCK和 CLOCK相对于晶体管82和84相互倒换。

图5画的是与本发明一起使用的锁相环（下文简化为“PLL”）88的框图。PLL88具有相位/频率检测器90，环路滤波器92，压控振荡器（下文简作“VCO”）94，P分频电路96和M分频电路98。

相位/频率检测器90、环路滤波器92和VCO94的工作为本技术领域的技术人员所熟知。通常，PLL88产生一输出时钟信号VCO    OUT，它借助所示反馈环路与基准时钟信号SYSTEM    CLOCK进行相位和频率的动态比较。相位/频率检测器90比较两时钟信号并提供UP和DOWN输出信号。如果输出时钟信号的频率比基准信号低，那么UP信号将相应于第一逻辑状态。反过来，如果输出时钟信号的频率比基准信号高，那么DOWN信号将相应于第一逻辑状态。当两时钟信号实际上具有同样的相位和频率，那么UP和DOWN信号都将相应于第二逻辑状态。当控制信号UP相应于第一逻辑状态时，VCO94增加信号VCO    OUT的频率。反过来，当控制信号DOWN相应于第一逻辑状态时，VCO94降低信号VCO    OUT的频率。

PLL88可产生一输出时钟信号，其频率与外加了P分频电路86和M分频电路98的基准时钟信号的频率不同。具体来说，P分频电路96和M分频电路98分别将时钟信号的频率降低到原来的P分之一和M分之一，其中P和M是整数。输出时钟信号的频率v_ouT由下面的关系式给出：

v_OUT＝〔 (M)/(P) 〕v_IN

其中M和P是上述的整数，v_IN是基准时钟信号SYSTEM CLOCK的频率。

与通过P分频电路96和M分频电路98的信号传播有关的延迟将直接影响输出时钟信号VCO    OUT与基准时钟信号SYSTEM    CLOCK的相位关系。PLL88仅在两信号到达相位/频率检测器90时才校准两时钟信号的相位。如果二分频电路将两不同大小的信号传播延迟引入两时钟电路分支，那么基准输入时钟信号与输出时钟信号的相位关系将不同。所揭示的本发明可有利于并入PLL88以保证两传播延迟是相似的（如果不同的话）。于是PLL88可产生与一基准时钟信号的相位同步并且频率与基准时钟信号频率成整数比率的输出时钟信号。

图6画的是示于图5的两个分频电路的框图。详细地说，P分频电路96有一延时匹配电路100，一个二分频电路102，和多路开关104。前面结合图2和图4描述了延时匹配电路100。前面还结合图2描述了一典型二分频电路102。多路开关104响应一控制信号SELECT    -P选择延时匹配电路100的输出或二分频电路102的输出。多路开关104所选特定输出与所需P值对应。M分频电路98也有一延时匹配电路100、一个二、四或六分频电路106和一多路开关104。多路开关104响应一控制信号SELECT-M选择延时匹配电路100的输出或二、四或六分频电路的输出。控制信号SELECT-M还确定VCO反馈信号的频率被二、四或六分频电路减小的比率。

在一个实施例中，诸个多路开关104是相同的。两多路开关可有相同数目的输入，即使P分频电路96和分频电路98可能有不同数目的单个N分频电路。这一改进将使P分频电路96的传播延迟时间与M分频电路98更加匹配。

在本技术领域中，N分频电路的构造是众所周知的。该电路将输入时钟信号的频率减小到N分之一，其中N是一个或多个整数。这些电路通常用触发器构成，触发器由一时钟信号（如系统时钟或VCO输出）同步计时。象所有电路一样，触发器在包括它们的电路分支中增加了一定的传播延迟。在PLL88情形下，如果需要高的相位准确度，则该延迟必须匹配。例如，如果PLL88设计产生一比基准时钟信号快四倍的输出时钟信号，那么控制信号SELECT-M将调整二、四或六分频电路106成四分频电路。但是，仅是这种配置将产生一个相位与基准时钟信号换调的输出时钟信号。在本例中，基准时钟将直接送到相位/频率检测器90。输出时钟信号被二、四或六分频电路106及多路开关104延迟。输出时钟信号的相位将比基准时钟信号的相位超前。如图所示，基准时钟信号通过延时匹配电路100和多路开关104发送。这种配置在基准时钟信号进入相位/频率检测器90时不改变其频率。这种配置仅改变基准时钟信号的相位。所揭示的延时匹配电路使得两时钟信号保持相位一致。同时其中一信号的频率被一触发器构成的电路减小。

本发明的延时匹配电路的第一和第二负载电路的特征还在于：

第一倒相器（56和60）有一个输入和一个输出;

开关（54和58）有一第一端头和一第二端头，第一端与倒相器的输出端相连。

上述延时匹配电路中，缓冲电路和第三负载电路的特征还分别包括第二倒相器（62）和第三倒相器（64）。

所述延时匹配电路中第一负载电路还包括：

第一晶体管（80），它具有第一供电电极、第二供电电极和控制电极，第二供电电极与第一电压馈送端相连;

第二晶体管（82），它具有第一供电电极、第二供电电极和控制电极，第二供电电极与第一晶体管的第一供电电极相连，其第一供电电极与第一节点相连;

第三晶体管（84），它具有第一供电电极、第二供电电极和控制电极，第二供电电极与第一节点相连;

第四晶体管（86），它具有第一供电电极、第二供电电极和控制电极，第二供电电极与第三晶体管的第一供电电极相连，第一供电电极与第二电压馈送端相连。

所述延时匹配电路中，第二负载电路还包括：

倒相器（90），具有一输入端和一输出端;以及

开关（58），具有一第一和一个第二端，第一端与倒相器的输出端相连。

第二负载电路还包括：

第五晶体管（80），它具有第一供电电极、第二供电电极和一控制电极，第二供电电极与第一电压馈送端相连;

第六晶体管（82），它具有第一供电电极、第二供电电极和控制电极，第二供电电极与第五晶体管的第一供电电极相连，第一供电极与第一节点相连;

第七晶体管（84），它具有第一供电电极、第二供电电极和控制电极，该第二供电极与第一节点相连;

第八晶体管（86），它上有第一供电电极、第二供电电极和控制电极，该第二供电电极与第七晶体管的第一供电电极相连，第一供电电极与第二电压馈送端相连。

本发明的控制传播延迟的装置中，第一和第二负载电路每个还包括：

第一倒相器（56和60），其具有一输入端和一输出端;

开关（54和58），其具有第一端和第二端，第一端和倒相器的输出端相连。

缓冲电路和第三负载电路还分别包括第二倒相器（62）和第三倒相器（64）。

第二负载电路还包括：以下特征：

倒相器（60），其具有一输入端和一输出端;

开关（58），其具有一第一端和一第二端，第一端与倒相器的输出端相连。

尽管已参照几个具体实施例描述了本发明，但本技术领域的人员将会进行进一步的修改和改进。例如，图6所示一般情形中，可能既要求改变P又要求改变M。如果要求P仅具有值1，那么二分频电路102可以忽略。类似地，如果要求P仅具有值1，M的可能范围柯用一单一M分频电路产生，那么2分频电路102和两多路开关104可被忽略。此外，术语源极、漏极和栅极可能被曲解以致将所揭示发明限于一个或几个半导体装置。因而，权利要求将采用第一供电电极、第二供电电极和控制电极来反映所揭示发明用于实践时可采用的装置的广泛范围。因此，应当理解的是本发明包括所有不背离所附权利要求定义的本发明的精神和范围的任何修改模式。

Claims (5)

1、一延时匹配电路(46)，其特征为具有一个与独立电路的第二延时相匹配的第一延时，该延时匹配电路的特征包括：

第一节点(48)和第二节点(50)；

第一负载电路(54，56)，它与第一节点相连，第一负载电路响应制控制信号的第一状态将第一逻辑状态耦合到第一节点，第一负载电路具有第一预定电阻抗；

第二负载电路(58，60)，它与第一节点相连，第二负载电路响应控制信号的第二状态将第二逻辑状态耦合到第一节点，第二负载电路具有一第二预定电阻抗；

缓冲电路(62)，其与第一和第二节点电耦合，缓冲电路具有一第三预定电阻抗；

第三负载电路(64)，其与第二节点相连，第三负载电路具有一第四预定电阻抗。

2、与触发器（10）结合使用的一个延时匹配电路（46），该触发器的特征是包括一个第一部分（12）和一个第二部分（14），触发器的第一部分与其第二部分耦合，第二部响应控制信号（CLOCK）的第一状态传播从第一部分接收的逻辑状态，第二部分的特征在于具有第一节点（30）和第二节点（32）、耦合电路（36）和锁存电路（38、40、42），第一节点与耦合电路相连，耦合电路的特征在于具有第一阻抗，耦合电路响应控制信号将触发器的第一部分与第一节点耦合，锁存路在第一方式存储一逻辑状态，该锁存电路的特征是在第一节点和第二节点间有第一电路分支和第二电路分支，第一电路分支的特征是在第一方式具有一第二阻抗，第二电路分支具有一第三阻抗，第二节点的特征具有与第一电路分支有关的第四阻抗，该延时匹配电路的特征包括：

第三节点（48）和第四节点（50）;

第一负载电路（54，56），它与第三节点相连，该第一负载电路响应控制信号的第一预状态将第一逻辑状态与第三节点相耦合，第一负载电路具有第一阻抗;

第二负载电路（58，60），它与第三节点相连，第二负载电路响应控制信号的第二预定状态将第二逻辑状态与第三节点耦合，第二负载电路具有第二阻抗;

缓冲电路（62），它与第三和第四节点相连，该缓冲电路具有第三阻抗;以及

第三负载电路（64），它与第四节点相连，第三负载电路具有第四阻抗。

3、一用于控制传播延迟的装置（88），该装置的特征在于它包括：

相位/频率检测器（90），它具有第一和第二输入端，第一和第二输入端接收第一和第二时钟信号，第一和第二时钟信号每个都具有一相位和一频率，该相位/频率检测器响应第一和第二时钟信号的相差和频差产生一第一控制信号;

振荡电路（94），它与相位/频率检测器相连，该振荡电路产生具有相位和频率的输出时钟信号（VCO反馈信号），输出时钟信号的相位和频率响应于第一控制信号;

减频电路（98），它具有输入端和输出端，输入端接收被选择的时钟信号，输出端产生减频后的时钟信号，所选时钟信号和减频的时钟信号都有一个频率，两频率的比相应于一预定比例，输入端接收基准时钟信号或振荡电路的输出时钟信号中的一个，输出端产生相位/频率检测器的第一输入或第二输入;

延时匹配电路（46），它接收基准时钟信号或振荡电路的输出时钟信号中剩下的一个，并产生相位/频率检测器的第一或第二输入信号中剩下的一个，该延时匹配电路包括：

第一节点（48）和一第二节点（50）;

第一负载电路（54、56）它与第一节点相连，第一负载电路响应第二控制信号的第一状态将第一逻辑状态耦合到第一节点，第一负载电路具有第一预定电阻抗;

第二负载电路（58，60），它与第一节点相连，第二负载电路响应第二控制信号的第二状态将第二逻辑状态耦合到第二节点，第二负载电路具有第二预定电阻抗;

缓冲电路（62），它与第一和第二节点电耦合，该缓冲电路具有第三预定电阻抗;以及

第三负载电路（64），它与第二节点相连，第三负载电路具有第四电阻抗。

4、权利要求3所述装置，其中第一负载电路还包括以下特征：

第一晶体管（80），其具有第一供电电极、第二供电电极和一控制电极，第二供电电极与第一电压馈送端相连;

第二晶体管（82），其具有第一供电电极、第二供电电极和控制电极，第二供电电极与第一晶体管的第一供电电极相连，其第一供电电极与第一节点相连;

第三晶体管（84），其具有第一供电电极、第二供电电极和控制电极，第二供电电极与第一节点相连;

第四晶体管（86），其具有第一供电电极、第二供电电极和控制电极，其第二供电电极与第三晶体管的第一供电电极相连，其第一供电电极与第二电压馈送端相连。

5、权利要求3所述装置，其中减频电路包括以下特征：

触发器（12）的第一部分，用于接收逻辑状态（D）;

触发器（14）的第二部分，它与该触发器的第一部分相连，第二部分响应第二控制信号（CLOCK）的第一状态传播从第一部分接收的逻辑状态，第二部分包括以下特征：

第一节点（30）和第二节点（32）;

耦合电路（36），其与第一节点相连，该耦合电路（36）具有第一阻抗，该耦合电路响应第二控制信号将触发器的第一部分耦合到第一节点;

锁存电路（38、40、42），它在第一方式存储一逻辑状态，锁存电路在第一和第二节点间具有第一电路分支和第二电路分支，第一电路分支在第一方式具有第二阻抗，第二电路分支路具有第三阻抗，第二节点的第一支路具有第四阻抗;

其中，延时匹配电路的特征还包括：

第三节点（48）和第四节点（50）;

第一负载电路（54、56），其与第三节点相连，第一负载电路响应第二控制信号的第一预定状态将第一逻辑状态耦合到第三节点，第一负载电路具有第一阻抗;

第二负载电路（58、60），它与第三节点相连，第二负载电路响应第二控制信号的第二预定状态将第二逻辑状态耦合到第三节点，第二负载电路具有第二阻抗;

缓冲电路（62），它与第三和第四节点电耦合，该缓冲电路具有第三阻抗，以及

第三负载电路（64），它与第四节点相连，第三负载电路具有第四阻抗。

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