KR940025164A - 지연 정합회로와 전파지연 제어장치 - Google Patents

지연 정합회로와 전파지연 제어장치 Download PDF

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에프.죤스톤 윌리암
더블류.호델 마이클
피.후 추휘
하임 배리
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Abstract

지연 정합회로가 제 1마디(48), 제 2마디(50), 제 1적재회로(54,56), 제 2적재회로(64) 및 버퍼회로(62)를 갖고 있다. 제 1적제회로는 제어신호의제 1상태에 응답하여 제 1논리상태를 제 1마디에 결합시킨다. 제 2적재회로는 제어신호의 제 2상태에 응답하여 제 2논리상태를 제 1마디에 결합시킨다. 버퍼회로는 제 1마디와 제 2마디를 전기적으로 결합한다. 제 1적재회로, 제 2적재회로 및 버퍼회로는 각각 제 1의 소정의 전기적 임피던스, 제 2의 소정의 전기적 임피던스 및 제 3의 소정의 저기적 임피던스로 특징지어진다. 제 3적재회로는 제 2마디에 결합되어 있고 제 4의 소정의 전기적 임피던스로 특정지어진다. 본원의 공개된 지연 정합회로는 유사회로 요소들로 구성되어 있는 플립플롭에 관련된 Q로 향하는 클럭과 동등한 지연으로 클럭 신호 입력을 전파한다. 본원의 공개된 지연 정합회로는 두 신호의 동시 전파가 임계일 때 회로, 예컨대 위상 고정 루프에 유용하다.

Description

지연 정합회로와 전파지연 제어장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2도는 제 1도에 묘사된 주/종속 플립플롭을 사용하기 위해 본 발명에 따라서 구성되는 지연 정합회로의 논리회로도, 제 4도는 제 3도에 묘사된 제 2플립플롭부를 사용하기 위해 본 발명에 따라서 구성되는 지연 정합회로의 부분 구성도, 제 5도는 본 발명의 이용을 위한 위상 고정 루프의 블럭도.

Claims (5)

  1. 분리된 회로의 제 2지연을 정합하는 제 1지연을 갖는 지연 정합회로(46)에 있어서, 상기 지연 정합회로가, 제 1마디(48) 및 제 2마디(50)와, 상기 제 1마디에 결합되어 있고, 제어신호의 제 1상태에 응답하여 제 1논리상태를 제 1마디로 결합시키며, 소정의 전기적 임피던스로 특징지어지는 제 1적재회로(54,56)와, 상기 제 1마디에 결합되어 있고, 상기 제어신호의제 2상태에 응답하여 제 2논리상태를 상기제 1마디로 결합시키며, 제 2의 소정의 전기적 임피던스로 특징지어지는 제 2적재회로(58,60)와, 상기 제 1마디 및 상기 제 2마디를 전기적으로 결합하고, 제 3의 소정의 전기적 임피던스로 특징지어지는 버퍼회로(62) 및, 상기 제 2마디에 결합되어 있고, 제 4의 소정의전기적 임피던스로 특징지어지는 제 3적재회로(64)를 구비하는 것을 특징으로 하는 지연 정합회로.
  2. 플립플롭(10)을 사용하는 지연 정합회로(46)이고, 상기 플립플롭이 제 1부분 (12)과 제 2부분(14)을 구비하며, 상기 플립플롭의 제 1부분이 상기 플립플롭의 제 2부분에 결합되어 있고, 상기 제 2부분이 제어신호(CLOCK)의 제 1상태에 응답하여 상기 제 1부분으로부터 수신되는 논리상태를 전파하며, 상기 제 2부분이 제 1마디 (30) 및 제 2마디(32), 결합회로(36) 및 래치회로(38,40,42)를 구비하고, 상기 제 1마디가 상기 결합 회로에 결합되어 있으며, 상기 결합회로가 제 1임피던스로 특정지어지고, 상기 결합 회로군(the coupling circuitry)이 상기 제어신호에 응답하여 상기 플립플롭의 제 1부분을 상기 제 1마디에 결합시키며, 상기 래치회로가 상기 제 1마디와 상기 제 2마디 사이에서 제 1회로 경로와 제 2회로 경로를 구비하고, 상기 제 1회로 경로가 상기 제 1모드에서 제 2임피던스로 특정지어지며, 상기 제 2회로 경로가 제 3임피던스로 특징지어지고, 그리고 상기 제 2마디가 상기 제 1회로 경로와 연관되어 있는 제 4임피던스로 특징지어지는 지연 정합회로에 있어서, 상기 지연 정합회로가, 제 3마디(48) 및 제 4마디(50)와, 상기 제 3마디에 결합되어 있고, 상기 제어신호의 제 1의 소정의 상태에 응답하여 제 1논리상태를 상기 제 3마디에 결합시키며, 상기 제 1임피던스로 특징지어지는 제 1적재회로(54,56)와, 상기 제 3마디에 결합되어 있고, 상기 제어신호의 제 2의 소정의 상태에 응답하여 제 2논리상태를 상기 제 3마디로 결합시키며, 산기 제 2임피던스로 특징지어지는 제 2적재회로(58,60)와, 상기 제 3마디와 상기 제 4마디를 전기적으로 결합하고, 상기 버퍼회로가 상기 제 3임피던스로 특징지어지는 버퍼회로(62) 및 상기 제 4마디와 결합되어 있고, 상기 제 4임피던스로 특정지어지는 제 3적재회로(64)를 구비하는 것을 특징으로 하는 지연 정합회로.
  3. 전파지연을 제어하기 위한 장치(88)에 있어서, 제 1입력과 제 2입력을 구비하고, 상기 제 1입력 및 상기 제 2입력이 제 1클럭 신호와 제 2클럭 신호를 수신하며, 상기 제 1클럭신호 및 상기 제 2클럭 신호 각각이 위상과 주파수로 특정지어지고, 상기제 1클럭신호와 상기 제 2클럭 신호간의 위상차와 상기 제 1클럭신호와 상기 제 2클럭신호간의 주파수 차에 응답하여 제 1제어신호를 발생하는 위상/주파수 검출기(90)와, 상기 위상/주파수 검출기에 결합되어 있고, 위상과 주파수로 특징지어지는 출력 클럭 신호(VCO FEEDBACK SIGNAL)를 발생하며, 상기 출력 클럭 신호의 위상과 주파수가 상기 제 1제어신호에 응답하는 발진기 회로(94)와, 입력과 출력을 구비하고, 상기 입력이 선택된 클럭신호를 수신하고 상기 출력이 감소된 주파수 클럭신호를 발생하며, 상기 선택된 클럭신호 및 상기 감소된 주파수 클럭신호 각각이 주파수로 특징지어지고, 상기 두 주파수의비가 소정의 비에 상응하며, 상기 입력이 기준 클럭 신호 또는 상기 발진기 회로의 출력 클럭 신호중 한 클럭 신호를 수신하고, 상기 출력이 상기 위상/주파수 검출기의 제 1입력 또는 제 2입력중 한 입력을 발생하는 주파수 감소 회로(98)와, 상기 기준 클럭 신호 또는 상기 발진기회로의 출력 클럭 신호중 남아있는 한 신호를 수신하고 상기 위상/주파수 검출기의제 1입력 또는 제 2입력중 남아있는 한 입력을 발생하는 지연 정합회로(46)를 구비하고, 상기 지연 정합회로가, 제 1마디(48) 및 제 2마디(50)와, 상기 제 1마디에 결합되어 있고, 상기 제 1적재회로가, 제 2적재회로의 제 1상태에 응답하여 제 1논리상태를 상기 제 1마디에 결합시키며, 제 1의 소정의 전기적 임피던스를 특징지어지는 제 1적재회로(54,56)와, 상기 제 1마디에 결합되어 있고, 상기 제 2적재회로가 상기 제 2제어신호에 응답하여 제 2논리상태를 상기 제 2마디에 결합시키며, 제 2의 소정의 전기적 임피던스로 특징지어지는 제 2적재회로(58,60)와, 상기 제 1 및 제 2마디를 전기적으로 결합하고, 제 3의 소정의 전기적 임피던스를 특징지어지는 버퍼회로(62)및, 상기 제 2마디에 결합되어 있고, 제 4의 소정의 전기적 임피던스로 특징지어지는 제 3적재회로(64)를 구비하는 것을 특징으로 하는 전파지연 제어장치.
  4. 제 3항에 있어서, 상기 제 1 적재회로가, 제 1 전극, 제 2전극 및 제어 전극을 구비하고, 상기 제 2전극이 제 1전압 공급 단자에 결합되어 있는 제 1트랜지스터(80)와, 제 1전극, 제 2전극 및 제어전극을 구비하고, 상기 제 2전극이 상기 제 1트랜지스터의제 1전극에 결합되어 있으며, 상기 제 1전극이 상기 제 1마디에 결합되어 있는 제 2트랜지스터(82)와, 제 1전극, 제 2전극 및 제어 전극을 구비하고, 상기 제 2전극이 상기 제 1마디에 결합되어 있는 제 3트랜지스터(84) 및, 제 1전극, 제 2전극 및 제어 전극을 구비하고, 상기 제 2전극이 상기 제 3트랜지스터의 제 1전극에 결합되어 있으며, 상기 제 1전극이 제 2전압 공급 단자에 결합되어 있는 제 4트랜지스터(86)를 더 구비하는 것을 특징으로 하는 전파지연 제어장치.
  5. 제 3항에 있어서, 사기 주파수 감소 회로가, 논리상태(D)를 수신하기 위한 제 1부분의 플립플롭(12)과, 상기 제 1부분의 플립플롭에 결합되어 있고, 제 2제어신호(CLOCK)의 제 1상태에 응답하여 상기 제 1부분으로부터 수신되는 상기 논리상태를 발생하는 제 2부분의 플립플롭(14)과, 제 3마디에 결합되어 있고, 상기 제 2제어신호의 제 1의 소정의 상태에 응답하여 제 1논리상태를 상기 제 3마디에 결합시키며, 상기 제1임피던스로 특징지어지는 제 1적재회로(54,56)와, 상기 제 3마디에 결합되어 있고, 상기 제 2제어신호의 제 2의 소정의 상태에 응답하여 제 2논리상태를 상기 제 3마디에 결합시키며, 상기 제 2임피던스로 특징지어지는 제 2적재회로(58,60)와, 상기 제 3마디 및 제 4마디를 전기적으로 결합하고, 상기 제 3임피던스로 특징지어지는 버퍼회로(62) 및, 상기 제 4마디에 결합되어 있고, 상기 제 4임피던스로 특징지어지는 제 3적재회로(64)를 구비하고, 상기 제 2부분의 플립플롭(14)이, 제 1마디(30) 및 제 2마디(32)와, 상기 제 1마디에 결합되어 있고, 제 1임피던스로 특징지어지며, 상기 제 2제어신호에 응답하여 상기 제 1부분의 플립플롭을 상기 제 1마디에 결합시키는 결합회로(36) 및, 논리상태를 제 1모드로 기억하고, 상기 제 1마디와 상기 제 2마디 사이에 제 1회로 경로와 제 2회로 경로를 구비하며, 상기 제 1회로 경로가 상기 제 1모드에서 제 2임피던스로 특징지어지고 상기 제 2회로경로가 제 3임피던스로 특징지어지며, 그리고 상기 제 2마디가 상기 제 1회로 경로를 갖는 제 4임피던스로 특징지어지는 래치회로(38,40,42)를 구비하며, 상기 지연 정합회로가 상기 제 3마디(48) 및, 상기 제 4마디(50)를 구비하는 것을 특징으로 하는 전파지연 제어장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940007143A 1993-04-05 1994-04-04 지연 정합회로와 전파지연 제어장치 KR940025164A (ko)

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