KR100349688B1 - 위상고정루프의 고정 감지기 - Google Patents

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Abstract

본 발명은 스위치 구조를 사용함으로써 보다 빠른 동작을 수행하는 위상고정루프의 고정 감지기를 제공하기 위한 것으로, 이를 위한 본 발명은 외부로부터의 기준 주파수와 출력 주파수를 입력받아 제1 및 제2 펄스신호를 생성하는 입력부; 상기 입력부에서 출력되는 상기 제1 및 제2 펄스신호를 입력받아 록(Lock) 상태일 경우 출력노드의 록신호를 인에이블 시키기 위한 제1 스위칭부를 구비한 설정부; 상기 입력부에서 출력되는 상기 제1 및 제2 펄스신호를 입력받아 언록(unlock) 상태일 경우 출력노드의 록신호를 디스에이블 시키기 위한 제2 스위칭부를 구비한 리셋부; 및 상기 설정부와 상기 리셋부의 상태에 따라 출력노드의 록신호를 기억하기 위한 래치부를 구비하는 위상고정루프의 고정 감지기를 제공한다.

Description

위상고정루프의 고정 감지기{Lock Detector of Phase Locked Loop}
본 발명은 위상 고정 루프(PLL:Phase Locked Loop, 이하 PLL이라 칭함)에 관한 것으로, 특히 고정 감지기(Lock Detector)에 관한 것이다.
일반적으로 PLL은 외부로부터 입력되는 신호의 주파수에 응답하여 임의의 주파수를 발생시키는 주파수 궤환형 회로로써, 주파수 합성 회로나 데이터 프로세싱 회로의 클록 복원 회로 등에 많이 사용되어진다.
도1은 일반적인 PLL의 블록도이다.
상기 도1을 참조하면, PLL은 외부로부터 입력되는 기준 주파수 및 출력 주파수를 입력받아 위상 및 주파수 차이를 검출하기 위한 위상 주파수 검출부(100)와, 상기 위상 주파수 검출부(100)로부터 출력되는 위상차 및 주파수 차이를 입력받아 충전과 방전 동작을 수행하기 위한 전하 펌프(110)와, 상기 전하 펌프(110)로부터 출력되는 신호의 고주파 성분을 제거하기 위한 필터링부(120)와, 상기 필터링부(120)의 전압에 비례하는 상기 출력 주파수를 생성시키기 위한 전압 제어 발진부(130)와, 상기 기준주파수와 상기 출력주파수를 입력받아서 위상고정루프가 정상적으로 록킹이 되었는지를 알려주는 고정 감지기(140)를 구비한다.
도2은 종래 기술의 고정 감지기의 회로도이다.
상기 도1을 참조하면, 기준 주파수를 딜레이시키는 제1딜레이부(200)와, 상기 출력 주파수를 딜레이시키는 제2딜레이부(210)와, 상기 제1딜레이부(200)의 딜레이된 신호를 데이터로 입력받고 상기 출력 주파수를 클록으로 입력받는 제1디플립플롭(220)과, 상기 제1딜레이부(200)의 딜레이된 신호를 데이터로 입력받고 상기 제2딜레이부(210)의 딜레이된 신호를 클록으로 입력받는 제2디플립플롭(230)과, 상기 제1디플립플롭(220)의 출력(QB)과 상기 제2디플립플롭(230)의 출력(Q)를 입력받는 앤드게이트(240)와, 상기 앤드게이트(240)의 출력을 데이터로 입력받고 상기 기준 주파수를 클록으로 입력받아 록신호(LOCK)를 출력하는 다수개의 직렬연결된 디플립플롭(250)을 구비한다.
종래의 고정 감지기 회로는 많은 로직 게이트들을 이용하여 복잡한 구조로 구현되어 있어 칩 면적을 많이 차지하며 동작속도면에서도 상당히 늦은 문제점을 가지고 있다. 이로 인해 고속으로 동작하는 칩에서 고정 감지기 회로가 전체 칩의 동작속도를 느리게 하는 문제점이 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로써, 간단한 구조로 구성되어 있고 스위치 구조를 사용함으로써 보다 빠른 동작을 수행하는 고정 감지기를 제공하는데 그 목적이 있다.
도1은 일반적인 PLL의 블록도,
도2은 종래 기술의 고정 감지기의 회로도,
도3은 본 발명의 고정 감지기의 상세한 회로도,
도4a는 기준 주파수(Fref)와 출력 주파수(Fout)의 위상차가 아주 작을 때의 동작 파형을 나타내는 타이밍도,
도4b는 기준 주파수(Fref)와 출력 주파수(Fout)의 위상차가 클 때의 동작 파형을 나타내는 타이밍도,
도4c는 상기 기준 주파수(Fref)와 상기 출력 주파수(Fout)의 위상차가 특정한 값을 가지는 경우의 정확한 록 감지를 위해 주의해야할 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
300 : 입력부 310 : 설정부
320 : 리셋부 330 : 래치부
상기 목적을 달성하기 위하여 본 발명은 외부로부터의 기준 주파수와 출력 주파수를 입력받아 제1 및 제2 펄스신호를 생성하는 입력부; 상기 입력부에서 출력되는 상기 제1 및 제2 펄스신호를 입력받아 록(Lock) 상태일 경우 출력노드의 록신호를 인에이블 시키기 위한 제1 스위칭부를 구비한 설정부; 상기 입력부에서 출력되는 상기 제1 및 제2 펄스신호를 입력받아 언록(unlock) 상태일 경우 출력노드의 록신호를 디스에이블 시키기 위한 제2 스위칭부를 구비한 리셋부; 및 상기 설정부와 상기 리셋부의 상태에 따라 출력노드의 록신호를 기억하기 위한 래치부를 구비하는 위상고정루프의 고정 감지기를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 고정 감지기의 상세한 회로도이다.
상기 도3을 참조하면, 본 발명의 고정 감지기는 외부로부터의 기준 주파수(Fref)와 출력 주파수(Fout)을 입력받아 제1 및 제2 펄스신호를 생성하는 입력부(300)와, 상기 입력부(300)에서 출력되는 상기 제1 및 제2 펄스신호를 입력받아 록(Lock) 상태일 경우 출력노드의 록신호를 인에으블 시키기위한 제1 스위칭부를 구비한 설정부(310)와, 상기 입력부(300)에 출력되는 상기 제1 및 제2 펄스신호를 입력받아 언록(unlock) 상태일 경우 출력노드의 록신호를 디스에이블시키기 위한 제2 스위칭부를 구비한 리셋부(320)와, 상기 설정부(310)와 상기 리셋부(320)의 상태에 따라 출력노드의 록신호(Lock)를 기억하기 위한 래치부(330)을 구비한다.
구체적으로, 상기 입력부(300)는 상기 기준 주파수(Fref)를 입력받아 시간 지연하는 제1딜레이(301)와, 상기 제1딜레이(301)로부터의 시간 지연된 신호를 입력받아 반전시키는 제1인버터(303)와, 상기 제1인버터(303)의 출력과 상기 기준 주파수(Fref)를 입력받아 제1신호를 출력하는 제1앤드 게이트(305)와, 상기 출력 주파수(Fout)를 입력받아 시간 지연하는 제2딜레이(302)와, 상기 제2딜레이(302)로부터의 시간 지연된 신호를 입력받아 반전시키는 제2인버터(304)와, 상기 제2인버터(304)의 출력과 상기 기준 주파수(Fref)를 입력받아 제2신호를 출력하는 제2앤드 게이트(306)를 구비한다.
상기 설정부(310)는 상기 입력부(300)의 상기 제1신호와 제2신호를 입력받고 상기 래치부(330)의 노드D와 접지단 사이에 직렬연결된 두개의 앤모스트랜지스터(N2, N3)와, 상기 제1신호와 제2신호를 게이트로 입력받고 전원전압과 출력노드에 직렬연결된 두개의 앤모스트랜지스터(N6, N7)을 구비한다.
상기 리셋부(320)는 상기 노드A와 상기 노드B를 입력받는 익스크루시브-오아 로직게이트(321)와, 상기 익스크루시브-오아 로직게이트(321)의 출력을 입력받고 소스-드레인 경로가 전원전압과 상기 노드D 사이에 형성된 엔모스트랜지스터(N1)와, 상기 익스크루시브-오아 게이트(321)의 출력을 게이트로 입력받고 소스-드레인 경로가 출력노드(Lock)와 접지단 사이에 형성된 엔모스트랜지스터(N8)을 구비한다.
상기 래치부(330)는 래치부의 출력단과 게이트와 연결되고 소스-드레인 경로가 전원전압과 상기 노드D 사이에 형성된 피모스트랜지스터(P1)와, 상기 노드D와 게이트로 연결되고 소스-드레인 경로가 전원전압과 상기 래치부의 출력단 사이에 형성된 피모스트랜지스터(P2)와, 상기 래치부의 출력단이 게이트와 연결되고 소스-드레인 경로가 상기 노드D와 접지단 사이에 형성된 엔모스트랜지스터(N4)와, 상기 노드D와 게이트로 연결되고 소스-드레인 경로가 상기 출력노드(Lock)와 접지단 사이에 형성된 엔모스트랜지스터(N5)를 구비한다. 여기서 위상고정루프의 고정감지신호(Lock)는 래치부(330)의 출력단에서 출력되는 것으로 도시하였으나, 래치부를 생략할 때에는 노드(D)에서 출력하여도 무방하다.
상기 고정 감지기의 동작을 살펴보면, 먼저 입력부(300)으로 입력되는 기준 주파수(Fref)는 시간 지연된 만큼 논리 하이 펄스로 뜨는 노드A의 신호를 생성하고 출력 주파수(Fout)도 시간 지연된 만큼 논리 하이 펄스로 뜨는 노드B의 신호를 생성한다. 이렇게 변환된 노드A와 노드B의 신호는 리셋부(320)와 설정부(310)으로 전달된다. 만일 상기 기준 주파수(Fref)와 상기 출력 주파수(Fout)의 위상 차가 아주 작다면(도4a 참조) 입력부(300)의 두 출력신호는 논리 하이 중첩 시간을 가지게 되어 설정부(310)의 네 개의 엔모스트랜지스터(N2, N3, N6, N7)이 동시에 턴-온이 되고, 리셋부(320)의 익스크루시브-오아 게이트(321)가 로직 문턱 전압을 넘지 못해 논리 로우를 갖는 노드C의 신호를 출력하게 되고, 리셋부의 두 엔모스트랜지스터(N1, N8)이 턴-오프가 되어 출력노드의 록신호(Lock)가 논리 하이가 된다. 만일 상기 기준 주파수(Fref)와 상기 출력 주파수(Fout)의 위상 차가 크게되면(도4b 참조) 입력부(300)의 두 출력신호는 논리 하이 중첩 구간이 없어지게 되고, 이로 인해 상기 설정부(310)의 네 개의 엔모스트랜지스터(N2, N3, N6, N7)이 동시에 턴-온이 되지 않게 되고, 상기 리셋부(320)의 익스크루시브-오아 게이트(321)가 로직 문턱 전압을 넘음으로 인해 논리 하이를 갖는 노드C의 신호를 출력하게 되고, 리셋부의 두 엔모스트랜지스터(N1, N8)이 턴-온이 되어 출력노드의 록신호(Lock)가 논리 로우가 된다.
상기 래치부(330)는 만일 상기 기준 주파수(Fref)와 상기 출력 주파수(Fout)가 록(Lock) 상태가 되면 설정부(310)에 의해 상기 피모스트랜지스터(P2)와 상기 엔모스트랜지스터(N4)가 턴-온이 되고 상기 피모스트랜지스터(P1)과 상기 엔모스트랜지스터(N5)가 턴-오프되어 록신호를 논리 하이로 출력하고 언록(unlock) 상태가 되면 리셋부(320)에 의해 상기 피모스트랜지스터(P1)과 상기 엔모스트랜지스터(N5)가 턴-온이 되고 상기 피모스트랜지스터(P2)와 상기 엔모스트랜지스터(N4)가 턴-오프가 되어 록신호를 논리 로우로 출력하게 된다. 이러한 동작을 하는 래치부(330)는 일단 한번 초기화가 되면 설정부(310)와 리셋부(320)의 상태에 독립적으로 새로운 값을 유지하는 역할을 하게 된다. 즉 록(Lock)이 된 상태에서는 더이상 설정부(310)의 영향을 받지 않으며, 언록(unlock)이 된 상태에서는 더이상 리셋부(320)의 영향을 받지 않는다.
본 발명에서 제시하는 고정 감지기를 사용함에 있어 한가지 고려해야할 사항이 있는데, 입력부(300)의 지연소자(301, 302)의 전달 지연 시간과 리셋부(320)의 익스크루시브-오아 게이트(321)의 동작 속도와의 상관 관계이다.
도4a는 기준 주파수(Fref)와 출력 주파수(Fout)의 위상차가 아주 작을 때의 동작 파형이다.
상기 도4a를 참조하면, 상기 리셋부(320)의 익스크루시브-오아 게이트(321)의 출력 신호 C가 로직 문턱 전압을 넘지 못하여 상기 록신호가 논리 로우에서 논이 하이로 상승하는 것을 볼 수 있다.
도4b는 기준 주파수(Fref)와 출력 주파수(Fout)의 위상차가 클 때의 동작 파형이다.
상기 도4b를 참조하면, 상기 리셋부(320)의 익스크루시브-오아 게이트(321)의 출력 신호 C가 로직 문턱 전압을 넘어서서 상기 록신호가 논리 하이에서 논리로우로 하강하는 것을 볼 수 있다.
도4c는 상기 기준 주파수(Fref)와 상기 출력 주파수(Fout)의 위상차가 특정한 값을 가지는 경우, 즉 상기 입력부(300)을 통과한 노드A와 노드B의 신호의 논리 하이 중첩 시간과 상기 리셋부(320)의 익스크루시브-오아 게이트(321)의 동작 시간이 거의 일치가 될 경우에는 상기 설정부(310)의 네개의 엔모스트랜지스터(N2, N3, N6, N7)와 상기 리셋부(320)의 두 개의 엔모스트랜지스터(N1, N8)가 동시에 턴-온이 되어 정상적인 록(Lock) 감지 동작이 이루어지지 않는다.
이를 방지하기 위해서는 반드시 상기 리셋부(320)의 익스크루시브-오아 게이트의 동작 시간을 입력부(300)의 지연 소자(301, 302)의 전달 시간보다 느리게 해 주어야 한다. 일반적으로 익스크루시브-오아 게이트의 동작 특성이 느리기는 하지만 고정 감지기가 사용되는 응용분야에 따라서 적절한 값을 갖도록 설계하기가 용이하지 않기 때문에 익스크루시브-오아 게이트의 출력에 커패시터를 추가함으로써 상기 리셋부(320)의 두개의 엔모스트랜지스터(N1, N8)가 턴-온되는 시간을 조절하는 것이 보다 바람직하다고 할 수 있다.
통상적으로, 상기 설정부(310)의 두 개의 엔모스트랜지스터(N6, N7)과 상기 리셋부(320)의 엔모스트랜지스터(N8)이 없어도 일반적인 동작에는 아무런 영향이 없으나, 기가 헤르츠 이상의 빠른 동작을 요구하는 경우에는 상기 래치부(330)을 빨리 리셋시키기 위해 반드시 추가되어야 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 빠른 동작 특성을 갖는 고정 감지기를 적용함으로써 칩의 고속 동작은 물론, 전체 칩에 정확한 클록이 공급되므로 칩의 오동작을 방지할 수 있으며, 여러 응용분야에 적용함에 있어 발생할 수 있는 ECO(Engineering Change Order)를 상당 부분 줄일 수 있다.

Claims (6)

  1. 외부로부터의 기준 주파수와 출력 주파수를 입력받아 제1 및 제2 펄스신호를 생성하는 입력부;
    상기 입력부에서 출력되는 상기 제1 및 제2 펄스신호를 입력받아 록(Lock) 상태일 경우 출력노드의 록신호를 인에이블 시키기 위한 제1 스위칭부를 구비한 설정부;
    상기 입력부에서 출력되는 상기 제1 및 제2 펄스신호를 입력받아 언록(unlock) 상태일 경우 출력노드의 록신호를 디스에이블 시키기 위한 제2 스위칭부를 구비한 리셋부; 및
    상기 설정부와 상기 리셋부의 상태에 따라 출력노드의 록신호를 기억하기 위한 래치부
    를 구비하는 위상고정루프의 고정 감지기.
  2. 제 1 항에 있어서,
    상기 입력부는,
    상기 기준 주파수를 입력받아 시간 지연하는 제1딜레이;
    상기 제1딜레이로부터의 시간 지연된 신호를 입력받아 반전시키는 제1인버터;
    상기 제1인버터의 출력과 상기 기준 주파수를 입력받아 출력인 제1신호를 출력하는 제1앤드 게이트;
    상기 출력 주파수를 입력받아 시간 지연하는 제2딜레이;
    상기 제2딜레이로부터의 시간 지연된 신호를 입력받아 반전시키는 제2인버터; 및
    상기 제2인버터의 출력과 상기 기준 주파수를 입력받아 출력인 제2신호를 출력하는 제2앤드 게이트를 구비하는 것을 특징으로 하는 위상고정루프의 고정 감지기.
  3. 제 2 항에 있어서,
    상기 설정부의 제1 스위칭부는,
    상기 입력부의 상기 제1신호와 상기 제2신호를 게이트로 각각 입력받고 상기 출력노드와 접지단 사이에 직렬연결된 제1 및 제2 앤모스트랜지스터를 구비하는 것을 특징으로 하는 위상고정루프의 고정 감지기.
  4. 제 3 항에 있어서,
    상기 리셋부의 제2 스위칭부는,
    상기 제1신호와 상기 제2신호를 입력받는 익스크루시브-오아 로직게이트;
    상기 익스크루시브-오아 로직게이트의 출력을 게이트로 입력받고 소스-드레인 경로가 전원전압과 상기 출력노드 사이에 형성된 제3 엔모스트랜지스터를 구비하는 것을 특징으로 하는 위상고정루프의 고정 감지기.
  5. 제 4 항에 있어서,
    상기 래치부는,
    출력노드가 게이트단으로 연결되고 소스-드레인 경로가 전원전압과 상기 래치부의 출력단 사이에 형성된 제1 피모스트랜지스터;
    상기 래치부의 출력단을 입력받고 소스-드레인 경로가 전원전압과 상기 출력노드 사이에 형성된 제2 피모스트랜지스터;
    상기 출력노드가 게이트단으로 연결되고 소스-드레인 경로가 상기 래치부의 출력단과 접지단 사이에 형성된 제4 엔모스트랜지스터; 및
    상기 래치부의 출력단을 게이트단으로 입력받고 소스-드레인 경로가 상기 출력노드와 접지단 사이에 형성된 제5 엔모스트랜지스터를 구비하는 것을 특징으로 하는 위상고정루프의 고정 감지기.
  6. 제 5 항에 있어서,
    상기 제1신호와 상기 제2신호를 게이트로 각각 입력받고 전원전압과 상기 래치부의 출력단에 직렬연결된 제6, 7 앤모스트랜지스터와,
    상기 익스크루시브-오아 로직게이트의 출력을 게이트로 입력받고 상기 래치부의 출력단과 접지단을 연결하는 제8 앤모스트랜지스터를 더 구비하는 것을 특징으로 하는 위상고정루프의 고정 감지기.
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