JP2010220249A - 論理回路におけるクロック分配のための遅延マッチング - Google Patents
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Abstract
【解決手段】論理回路内部に分配された複数の信号間の伝播遅延差を補正するための技術。遅延マッチング回路は、フロップによって生成された内部のクロックからQへの遅延を模倣する。遅延マッチング回路は、再分配されようとしている、クロック信号のような原初の信号の伝播経路内に置かれる。一般に、遅延マッチング回路は、特定の構成を有する伝播ゲート・マルチプレクサを含むことができる。遅延マッチング回路は、原初の信号の分割された版により経験されたクロックからQへの遅延に実質的に等しい遅延を課する。このようにして、遅延マッチング回路は、原初の信号と分割された信号の立ち上がり端と立ち下がり端とが、実質的に一致することを確実にし、同期した動作を可能にする。これゆえ、遅延マッチング回路は、再分配された信号と分割された信号を同期させることができる。
【選択図】図5
Description
Claims (33)
- クロック信号を発生するためのクロック源;
該クロック信号を分割し、分割されたクロック信号を生成するため、及び該分割されたクロック信号に第1の伝播遅延を導入するフリップ・フロップを含むクロック分割器;及び
該クロック信号を分配するため、及び該クロック信号に第2の伝播遅延を導入するための遅延マッチング回路、該第2の伝播遅延は、該フリップ・フロップにより該分割されたクロック信号に導入された該第1の伝播遅延に実質的に符合する、
を具備する、クロック分配回路。 - 遅延マッチング回路は:
クロック源に接続された選択線を有するマルチプレクサ;
フリップ・フロップ中のスレーブ送信ゲートの特性を実質的に模倣する該マルチプレクサ内部の複数の送信ゲート;
該フリップ・フロップのマスタ出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された複数の入力;及び
該フリップ・フロップ中の出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された出力、
を含む、請求項1の回路。 - 遅延マッチング回路は、フリップ・フロップの電流信号及び電流ソーシング特性を実質的に模倣する、請求項1の回路。
- 遅延マッチング回路は、フリップ・フロップの出力駆動特性を実質的に模倣する、請求項1の回路。
- 第1の伝播遅延は、クロックからQへの伝播遅延である、請求項1の回路。
- 遅延マッチング回路はマルチプレクサを含み、該マルチプレクサはクロック源に接続された選択線を含む、請求項1の回路。
- 遅延マッチング回路は、第1の送信ゲートを駆動するために接続された第1の入力、第2の送信ゲートを駆動するために接続された第2の入力、該送信ゲートの1つを選択的に使用可能にするためにクロック源に接続された選択入力、及び該第1の送信ゲート及び第2の送信ゲートに接続された出力を有するマルチプレクサを含む、ここにおいて、該複数の送信ゲートは、実質的にフリップ・フロップ中のスレーブ送信ゲートに対応するように構成される、請求項1の回路。
- 複数の送信ゲートは、フリップ・フロップ中のスレーブ送信ゲートに実質的に大きさで対応するように構成される、請求項7の回路。
- 遅延マッチング回路は、
第1の入力に接続されたドレイン、グランドに接続されたゲート、及び電源電圧に接続されたソースを有するPMOSトランジスタ、ここにおいて、該PMOSトランジスタは、実質的にフリップ・フロップのマスタ出力ドライバ中のPMOSトランジスタに対応するように構成される;及び
第2の入力に接続されたドレイン、該電源電圧に接続されたゲート、及びグランドに接続されたソースを有するNMOSトランジスタ、ここにおいて、該NMOSトランジスタは、実質的に該フリップ・フロップの該マスタ出力ドライバ中のNMOSトランジスタに対応するように構成される、
を含む、請求項7の回路。 - PMOSトランジスタは、フリップ・フロップのマスタ出力ドライバ中のPMOSトランジスタに実質的に大きさで対応するように構成される、及びNMOSトランジスタは、該フリップ・フロップの該マスタ出力ドライバ中のNMOSトランジスタに実質的に大きさで対応するように構成される、請求項9の回路。
- 遅延マッチング回路は、マルチプレクサの出力に接続されたインバータを含む、ここにおいて、該インバータは、実質的にフリップ・フロップ中の出力ドライバに対応するように構成される、請求項7の回路。
- 遅延マッチング回路は:
フリップ・フロップ中のスレーブ送信ゲートの特性を模倣するための手段;
該フリップ・フロップのマスタ出力ドライバ中のトランジスタの特性を模倣するための手段;及び
該フリップ・フロップ中の出力ドライバの特性を模倣するための手段
を含む、請求項1の回路。 - クロック分割器は、第1の非同期リセット機能を含む、及び遅延マッチング回路は、該第1の非同期リセット機能の動作を模倣する第2の非同期リセット機能を含む、請求項1の回路。
- クロック源に接続されたマルチプレクサ;
フリップ・フロップ中のスレーブ送信ゲートの特性を実質的に模倣する該マルチプレクサ内部の複数の送信ゲート;
該フリップ・フロップのマスタ出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された複数の入力;及び
該フリップ・フロップ中の出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された出力
を具備する、遅延マッチング回路。 - 入力は、第1の送信ゲートを駆動するために接続された第1の入力、及び第2の送信ゲートを駆動するために接続された第2の入力を含み、マルチプレクサは、該送信ゲートの1つを選択的に使用可能にするためにクロック源に接続された選択入力をさらに含む、ここにおいて、出力は、該第1の送信ゲート及び第2の送信ゲートに接続される、及び該複数の送信ゲートは、実質的にフリップ・フロップ中のスレーブ送信ゲートに対応するように構成される、請求項14の回路。
- 第1の入力に接続されたドレイン、グランドに接続されたゲート、及び電源電圧に接続されたソースを有するPMOSトランジスタ、ここにおいて、該PMOSトランジスタは、実質的にフリップ・フロップのマスタ出力ドライバ中のPMOSトランジスタに対応するように構成される;及び
第2の入力に接続されたドレイン、該電源電圧に接続されたゲート、及びグランドに接続されたソースを有するNMOSトランジスタ、ここにおいて、該NMOSトランジスタは、実質的に該フリップ・フロップの該マスタ出力ドライバ中のNMOSトランジスタに対応するように構成される、
をさらに具備する、請求項14の回路。 - マルチプレクサの出力に接続されたインバータ、ここにおいて、該インバータは、実質的にフリップ・フロップ中の出力ドライバに対応するように構成される、をさらに具備する、請求項14の回路。
- 第1の伝播遅延は、クロックからQへの伝播遅延である、請求項14の回路。
- クロック源により発生されたクロック信号とは無関係に出力の非同期リセットを可能にする非同期リセット機能をさらに具備する、請求項14の回路。
- 第1の送信ゲートを駆動するために接続された第1の入力、第2の送信ゲートを駆動するために接続された第2の入力、該送信ゲートの1つを選択的に使用可能にするためにクロック源に接続された選択入力、及び該第1の送信ゲート及び第2の送信ゲートに接続された出力を有する遅延マッチング回路、ここにおいて、該送信ゲートは、実質的にフリップ・フロップ中のスレーブ送信ゲートに対応するように構成される;
第1の入力に接続されたドレイン、グランドに接続されたゲート、及び電源電圧に接続されたソースを有するPMOSトランジスタ、ここにおいて、該PMOSトランジスタは、実質的に該フリップ・フロップのマスタ出力ドライバ中のPMOSトランジスタに対応するように構成される;
第2の入力に接続されたドレイン、該電源電圧に接続されたゲート、及びグランドに接続されたソースを有するNMOSトランジスタ、ここにおいて、該NMOSトランジスタは、実質的に該フリップ・フロップの該マスタ出力ドライバ中のNMOSトランジスタに対応するように構成される;
マルチプレクサの出力に接続されたインバータ、ここにおいて、該インバータは、実質的に該フリップ・フロップ中の出力ドライバに対応するように構成される、
を具備する、遅延マッチング回路。 - 信号を発生するための信号源;
該信号を変形し変形された信号を分配するため、及び該変形された信号に第1の伝播遅延を導入するフリップ・フロップを含む信号分配回路;及び
該信号を分配するため、及び該信号に第2の伝播遅延を導入するための遅延マッチング回路、該第2の伝播遅延は該フリップ・フロップにより該変形された信号に導入された該第1の伝播遅延に実質的に符合する
を具備する、回路。 - 遅延マッチング回路は:
信号源に接続された選択線を有するマルチプレクサ;
フリップ・フロップ中のスレーブ送信ゲートの特性を実質的に模倣する該マルチプレクサ内部の複数の送信ゲート;
該フリップ・フロップのマスタ出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された複数の入力;及び
該フリップ・フロップ中の出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された出力、
を含む、請求項21の回路。 - 遅延マッチング回路は、第1の送信ゲートを駆動するために接続された第1の入力、第2の送信ゲートを駆動するために接続された第2の入力、該送信ゲートの1つを選択的に使用可能にするために信号源に接続された選択入力、及び該第1の送信ゲート及び第2の送信ゲートに接続された出力を含む、ここにおいて、該複数の送信ゲートは、実質的にフリップ・フロップ中のスレーブ送信ゲートに対応するように構成される、請求項21の回路。
- 複数の送信ゲートは、フリップ・フロップ中のスレーブ送信ゲートに実質的に大きさで対応するように構成される、請求項23の回路。
- 遅延マッチング回路は、
第1の入力に接続されたドレイン、グランドに接続されたゲート、及び電源電圧に接続されたソースを有するPMOSトランジスタ、ここにおいて、該PMOSトランジスタは、実質的にフリップ・フロップのマスタ出力ドライバ中のPMOSトランジスタに対応するように構成される;及び
第2の入力に接続されたドレイン、該電源電圧に接続されたゲート、及びグランドに接続されたソースを有するNMOSトランジスタ、ここにおいて、該NMOSトランジスタは、実質的に該フリップ・フロップの該マスタ出力ドライバ中のNMOSトランジスタに対応するように構成される、
を含む、請求項23の回路。 - PMOSトランジスタは、フリップ・フロップのマスタ出力ドライバ中のPMOSトランジスタに実質的に大きさで対応するように構成される、及びNMOSトランジスタは、該フリップ・フロップの該マスタ出力ドライバ中のNMOSトランジスタに実質的に大きさで対応するように構成される、請求項25の回路。
- 遅延マッチング回路は、マルチプレクサの出力に接続されたインバータを含む、ここにおいて、該インバータは、実質的にフリップ・フロップ中の出力ドライバに対応するように構成される、請求項23の回路。
- 分割されたクロック信号を生成するため、及び該分割されたクロック信号に第1の伝播遅延を導入するためにフリップ・フロップを用いてクロック信号を分割すること;及び
遅延マッチング回路を用いて該クロック信号に第2の伝播遅延を導入すること、該第2の伝播遅延は該フリップ・フロップにより該分割されたクロック信号に導入された該第1の伝播遅延に実質的に符合する、ここにおいて、該遅延マッチング回路は、該フリップ・フロップの遅延特性を実質的に模倣する、
を具備する、方法。 - 遅延マッチング回路は:
クロック源に接続された選択線を有するマルチプレクサ;
フリップ・フロップ中のスレーブ送信ゲートの特性を実質的に模倣する該マルチプレクサ内部の複数の送信ゲート;
該フリップ・フロップのマスタ出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された複数の入力;及び
該フリップ・フロップ中の出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された出力
を含む、請求項28の方法。 - 第1の伝播遅延は、クロックからQへの伝播遅延である、請求項28の方法。
- 遅延マッチング回路は、第1の送信ゲートを駆動するために接続された第1の入力、第2の送信ゲートを駆動するために接続された第2の入力、該送信ゲートの1つを選択的に使用可能にするためにクロック源に接続された選択入力、及び該第1の送信ゲート及び第2の送信ゲートに接続された出力を含む、ここにおいて、該複数の送信ゲートは、実質的にフリップ・フロップ中のスレーブ送信ゲートに対応するように構成される、請求項28の方法。
- 遅延マッチング回路は:
第1の入力に接続されたドレイン、グランドに接続されたゲート、及び電源電圧に接続されたソースを有するPMOSトランジスタ、ここにおいて、該PMOSトランジスタは、実質的にフリップ・フロップのマスタ出力ドライバ中のPMOSトランジスタに対応するように構成される;及び
第2の入力に接続されたドレイン、該電源電圧に接続されたゲート、及びグランドに接続されたソースを有するNMOSトランジスタ、ここにおいて、該NMOSトランジスタは、実質的に該フリップ・フロップの該マスタ出力ドライバ中のNMOSトランジスタに対応するように構成される、
を含む、請求項31の方法。 - 遅延マッチング回路は、マルチプレクサの出力に接続されたインバータを含む、ここにおいて、該インバータは、実質的にフリップ・フロップ中の出力ドライバに対応するように構成される、請求項31の方法。
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