JPH11505080A - 遅延整合クロック及びデータ信号の発生器 - Google Patents

Abstract

(57)【要約】 本発明は、出力のレベルがレベル制御入力から制御され、出力の転移のタイミングがタイミング制御入力から制御されるように接続され操作される、２入力マルチプレクサの機能性を有する再タイミング素子を利用し、再タイミング素子のレベル制御入力は等価マルチプレクサのデータ入力に対応する遅延整合クロック及びデータ発生器を開示する。発生器は、クロックをロウに停止する又はクロックをハイに停止するための制御入力（ＩＮＶ、ＮＯＮＩ）をさらに含み、また、発生器は極性独立のクロック・ゲート操作又はクロック合成用に動作され得る。

Description

【発明の詳細な説明】 遅延整合クロック及びデータ信号の発生器 技術分野 本発明は、データ源からデータの目的地へのデータ伝送に関係し、特に、デー タ源が目的地へのデータ信号及びクロック信号の両方を与え、このクロック信号 が目的地のデータ受信フリップフロップをクロッキングするために使用されるデ ータ伝送に関係する。 発明の背景 同期装置は設計と使用に多くの利点を与える。一つのグローバル・クロックに より装置を動作させることは、タイミングの制限を単一の制約にすることにより ロバスト性を強化し論理設計を簡単化する。下限の遅延問題はクロック装置によ り処理される。装置のクロック速度が増大するにつれて、クロック・バッファ遅 延は、クロック信号が装置のあらゆる所で同時にスイッチしないという問題を生 じている。これは、以下の３種類の改良で、程度は異なるが、克服可能である。 １）適度に高いクロック周波数では、オンチップのクロック・バッファに付随す る遅延が主体である。このことは、回路上のフリップフロップ及び／又は他のク ロック素子を実際にクロッキングしているクロック信号が全体的な基準クロック から相当に遅れることを意味する。ＰＬＬ型式のオンチップ・クロック・バッフ ァ装置の使用により、クロック・バッファ及びオンチップ・クロック分配に付随 する遅延はキャンセル可能である。 ２）さらに高速のデータ信号が一般的にある程度の距離を特にある回路から他の 回路へ送信される時、信号遅延は全体的な同期クロックの使用を不可能にする。 電気的又は光学的分配での有限な信号伝播速度は同時性の概念を意味のないもの にする。この制限は、受信側の位相領域で目的地でのクロックとデータ信号との 間の位相関係を適合的に調節する同期回路の使用によりしばしば克服される。同 期回路は、装置のコストと電力消費を増大する。 ３）制御されたシグナリング環境下で相当短距離を送信される高い周波数信号で は、さらに簡単な解決法が可能である。適切な瞬間にデータ信号をストローブす る又はクロックする問題は、注意深く遅延整合された配線を介してデータ源から 目的地へデータとクロック信号との両方を送信することにより克服可能である。 このクロック信号は、データが正しい論理レベルにある時にのみデータをストロ ーブするために受信側で使用される。 クロック及びデータ伝送を使用した従来技術による標準的な応用例は図１に示 され、これは全て差動信号実装である。 最近の集積回路技術は、より高速のクロック周波数をデータ伝送に使用するこ とを可能にしている。このことは、クロック及びデータの信号路の全ての遅延の 整合に対してより大きな要求を課している。クロック信号とデータ信号の異なる 性質は、パルスエッジ位置の完全に整合したクロック信号及びデータ信号を発生 するのに困難を生じる。データ信号はフリップフロップを介してクロック信号か らそのエッジ位置を制御される。整合したエッジ位置のクロック信号を発生する ことは困難である。可能な限り、同一の回路素子を使用して整合遅延を達成する 。フリップフロップの出力からもクロック信号を発生するためには、フリップフ ロップの出力はフリップフロップ・クロック入力に接続された信号の一方のエッ ジに応答してのみ変化可能なため、２Ｘ（周波数源クロック信号）を必要とする 。しかしながら、高速応用例では、クロック周波数は既にプロセス技術の限界ま で押し上げられている。図１による実装例では、受信側フリップフロップＦＲは データ・パターンの最適点の近傍でクロックされていないため、この速度には到 達できない。 図２では、特定の組の動作状態Ａの信号タイミングが図示されている。ここで は、データ信号Ｄ５をフリップフロップＦＲにクロッキングするためにクロック Ｃ５の立上りエッジを使用しても安全に見えるが、一方、Ｃ５の立下りエッジは セットアップ時間ｔ_suを考慮に入れると安定な結果を生じない。しかしながら、 この文章は単一の観察のみを基にしている。 図３の処理では、回路のゲート遅延従ってｔ_suが２倍となるように、プロセス 加工、電圧及び／又は温度が変化したものと仮定している。ここでは、図２の場 合のような受信側フリップフロップＦＲでデータＤ５をクロッキングする立上り エッジの代わりに、クロックＣ５の立下りエッジが望ましいことは明らかである 。従って、最大の動作周波数を達成するために、変動する動作条件によるゲート 遅延の変動を考慮することが重要である。 変動する動作条件下で高速シグナリングの信頼可能な動作を得るためには、受 信データ信号に対するストローブ点の変動を最小にしなければならない。送受信 回路はプロセス加工，電圧及び温度に関して異なる条件下で互いに動作している ため、送信器遅延が送信器回路で補償され、受信器遅延が受信器回路で補償され た場合にのみ、トラッキングが達成可能である。動作条件により変動しない送信 器クロック及びデータ出力上の唯一の遅延差は、零である。 図１の回路はＦＴフリップフロップのＱ出力に対するクロックＣ１の遅延と等 しいクロック及びデータ出力の遅延差を有している。遅延補償のためには、クロ ック信号は同じ量だけ遅延されなければならない。フリップフロップＦＴ内部で のＱに対するクロックの遅延を構成する素子の注意深くレイアウトされたコピー が、動作条件が同一であるかのように、同一の回路でフリップフロップに隣接し て構成された場合に、これは達成可能である。しかしながら、フリップフロップ の本来の性質は、クロック信号周波数を２分周することなく微細な整合を行なう ことを困難にしている。 同期を扱っている多くの従来技術文書では、全体のクロック信号周波数が著し く増大すると、同時性の概念はもはや意味がない。異なる目的地でのクロック信 号は等時（正しい周波数であるが、任意の位相）ではあるが、同期していない。 いくつかの文書、例えばEP-B1-0,356,042、DE-A1-4,132,325、US-A-5,022,056、 US-A-5,115,455及びUS-A-5,359,630は、この位相の不確定性を処理する異なる方 法を記述している。これらの全てはマルチプレクサを利用しているが、再タイミ ングのためではない。選択入力を使用してマルチプレクサへのデータ入力の一つ を選択し、前記入力に出力上の転移のタイミングを制御させる。 特に、最後の2 つの引用は本発明と密接に関係しているものと考えてもよいが 、データ信号と同じ所から送信されるクロック信号にも係わらず、遅延を整合さ せる試みは行われていない。代わりに、受信側で複雑な同期機能が使用されてい る。発明の要旨 本発明の第１の目的によると、遅延整合クロック及びデータ発生器は再タイミ ング素子を利用し、2 入力マルチプレクサの機能性をもち、出力のレベルがレベ ル制御入力から制御され、出力の転移のタイミングがタイミング制御回路から制 御されるように接続され操作され、再タイミング素子のレベル制御入力は等価マ ルチプレクサのデータ入力に対応している。 本発明による別の目的は請求の範囲の独立請求項によって記載されている。図面の簡単な説明 本発明は、同じ参照符号が同じ部品を一貫して指定するよう使用されている添 付図面を参照して考えられている望ましい実施例により以下に説明される。図面 で、 図１は、遅延補償なしのクロック及びデータ伝送である。 図２は、図１の回路の動作条件Ａの場合を示す。 図３は、図１の回路の動作条件Ｂの場合を示す。 図４ａと図４ｂは、シングル・エンドの再タイミング回路実装例を示す。 図５は、遅延整合クロック及びデータ発生器を表示する。 図６は、ＩＮＶ＝１，ＮＯＮＩ＝０の図５による遅延整合発生器タイミングを 示す。 図７ａと図７ｂは、パルス幅歪みを有する再タイミング回路を表示する。 図８は、ＩＮＶ＝０，ＮＯＮＩ＝１の図５による遅延整合発生器タイミングを 示す。 図９は、正クロックに対するクロック・ゲートＩＮＶ、ＮＯＮＩを示す。 図１０は、負クロックに対するクロック・ゲートＩＮＶ、ＮＯＮＩを示す。 図１１は、クロック合成を図示する。 図１２は、本発明による受信側フリップフロップ・セットアップ時間補償の一 原理を示す。 図１３ａは、マスタ・スレーブ・フリップフロップのＮＡＮＤゲート実装であ る。 図１３ｂは、図１３ＡのＮＡＮＤゲート・フリップフロップのセットアップ時 間補償回路の一例である。 図１４ａは、マスタ・スレーブ・フリップフロップの伝送ゲート実装である。 図１４ｂは、図１４Ａの伝送ゲート・フリップフロップのセットアップ時間補 償回路の一例である。 図１５は、再タイミング素子の異なる論理実装の詳細な例である。図示実施例の説明 本発明によると、クロック信号及びデータ信号の両方を処理可能な再タイミン グ回路にクロック及びデータの両方を通過させることにより、所要の遅延整合が 達成される。この回路は、入力の１組が出力の論理レベルを制御し、入力の他方 の組が出力信号の伝送のタイミングを制御するように動作している。 このような回路は、論理ゲート、パス・トランジスタ論理等によりいくつかの 方法で実装可能である。この実装はいくつかのものを共通に有している。これら は全てマルチプレクサとしての役割を果たす。全てのマルチプレクサは遅延整合 発生器に使用可能である。全てではないがいくつかの型式のマルチプレクサは、 図４ａ、図４ｂ及び図１５に例示してあるこの再タイミング機能で最大性能を達 成するために使用可能である。 図５には、２個の再タイミング素子ＲＴＥ−Ｄ，ＲＴＥ−Ｃを用いた遅延整合 クロック及びデータ信号発生器が図示されている。送信されるべきデータはフリ ップフロップＦＴに記憶されている。フリップフロップＦＴは発生器の一部であ る必要はない。これは、再タイミング素子ＲＴＥ−Ｄの入力ＩＮ０上の信号に適 切なタイミングを保証する手段の一例として図示されている。ラッチＬＴは、出 力レベルＤ２がＲＴＥ−ＤのＩＮ１から制御されている全期間の間安定なレベル がＲＴＥ−ＤのＩＮ１に与えられるように、ＲＴＥ−ＤのＩＮ１へのデータ入力 を遅延させるために使用される。図６に示すように、これはＲＴＥ−ＤのＤ２出 力上にＤ１データのコピーを作成する。Ｄ２信号エッジ配置はＣ１クロック信号 から制御される。このタイミング関係は再タイミング素子のＤ２へのＣＬＫ入力 からの遅延と等しい。 遅延整合クロック出力はＲＴＥ−Ｄと同様の再タイミング素子ＲＴＥ−Ｃから 発生される。制御信号ＩＮＶ，ＮＯＮＩは、出力レベルＣ２がこれらの入力から 各々制御されている全期間の間、安定なレベルを有する。図６には、Ｃ２の振る 舞いは、ＩＮＶで一定の論理“１”でありＮＯＮＩで一定の論理“０”であるの が示されている。これはＣ２に立上りエッジを作成し、これはＤ２のデータ伝送 と同時である。両方が立下りエッジＣ１に対して同じ遅延を有している。ＩＮＶ 信号とＮＯＮＩ信号とを操作する応用例では、データ発生と同じ配置を使用して ＩＮＶ信号とＮＯＮＩ信号との正しいタイミングを保証することができる。ＩＮ Ｖ信号はＣ１信号によりクロックされるフリップフロップから発生可能である。 ＮＯＮＩ信号は反対位相クロックのラッチから発生可能である。ＴＤとＴＣはオ フチップ信号のドライバを表わす。 再タイミングに使用されるマルチプレクサがクロック／選択入力からクロック ／選択信号の立上りエッジ及び立下りエッジの出力へ異なる伝播遅延を有してい る場合、２個の再タイミング・ブロックは正確な整合を得るため同じ方法でクロ ック信号に接続されなければならない。これは図４ａ及び図４ｂの原理と全て差 動等価である図５に図示されている。しかしながら、このようなマルチプレクサ では、クロック信号にパルス幅歪みがある。これは最大動作周波数の達成に対し て不必要な制限を構成する。パルス幅歪みを有する再タイミング回路は図７ａと 図７ｂに図示されている。 図５の信号ＩＮＶ，ＮＯＮＩは整合エッジ位置を保持しつつクロック出力を制 御又はゲートするために使用可能である。ＩＮＶ及びＮＯＮＩの両方をロウにす ると、クロックはロウで停止する。両者をハイにすると、クロックはハイで停止 する。ＩＮＶ＝１及びＮＯＮＩ＝０に設定すると、Ｃ１に対して反転クロックＣ ３を与える図６に示したタイミング図となる。図８に示すように、ＩＮＶ＝０及 びＮＯＮＩ＝１に設定すると、図６に示したものに対して非反転クロックＣ３を 発生する。 クロック信号をゲートするためには、通常、余分なゲート段を挿入するが、こ れはさらに別の遅延を導入する。本発明による遅延整合クロック発生器の重要な 特徴は、注意深い遅延整合を妥協することなく、クロック信号がゲート又は停止 され得る点である。これは図９及び図１０に図示されている。 このように、信号ＩＮＶ及び信号ＮＯＮＩの両方をロウに設定すると、出力Ｃ ２に低出力が発生し、次いでＩＮＶをハイに設定すると、図９に示すようにゲー ト反転出力Ｃ２が生じる。反対に、信号ＩＮＶ及び信号ＮＯＮＩの両方をハイと すると、Ｓ２に一定の高出力を発生し、次いで信号ＮＯＮＩをロウに設定すると 、図１０に示すようにＣ２にゲート反転出力を発生する。 本発明により制御信号ＩＮＶ，ＮＯＮＩを適切に操作することにより、図１１ に簡単に図示されている合成クロックが作成可能である。最初にＣ１の１つの正 パルスがＣ２に伝送され、次いで１フルサイクル後に信号Ｃ１を反転することに より他の正パルスがＣ２で得られ、他の半サイクル後に出力Ｃ２を一定の高レベ ルに設定する。このように、合成クロック信号は任意の波形を有することが出来 るが、クロック出力伝送はクロック入力から制御される時にのみ発生するという 重大な制限がある。 受信側で最大データ速度を得るための重要な条件は、広範囲の動作条件及び回 路処理パラメータ下でデータがフリップフロップに信頼可能に記憶可能であるこ とを保証することである。これは、セットアップ時間補償と呼ばれるものを含む 。これは図１の従来技術と比較するべき図１２に図示されている。 Ｄ型フリップフロップは、入力Ｄに接続された信号により決定される論理レベ ルを記憶するためクロック信号を使用する。より正確には、記憶されるレベルは 、クロック信号の能動縁（アクティブ・エッジ）により定義されるストローブ窓 の間に入力Ｄに与えられるものである。ストローブ窓は、２つの数、能動クロッ ク縁とストローブ窓との間の時間のオフセットを定義するセットアップ時間とホ ールド時間によって特徴づけられる。セットアップ時間はストローブ窓の開始を 定義し、ホールド時間はストローブ窓の終了を定義する。フリップフロップに記 憶されたデータはストローブ期間に入力Ｄに与えられた信号によってのみ影響さ れる。 セットアップ時間とホールド時間の概念は業界で一貫して使用されてはいない 。しばしば、セットアップ時間とホールド時間は特定の組の動作条件下で特定の フリップフロップに対するストローブ窓の位置を記述するために使用される。し かしながら、時々、セットアップ時間は以前の定義によるとフリップフロップと 動作条件のある範囲に対する最大値として参照され、ホールド時間に対して逆も 同様である。以下では、最初の定義にしたがってセットアップ時間及びホールド 時 間の概念を使用する。 フリップフロップの最大データ速度を達成するため、データの変化がストロー ブ窓のちょうど外側で発生するようにストローブ窓又はデータ縁を調節しなけれ ばならない。これは受信回路の複製回路で実行可能である。同じ動作条件及びプ ロセスがあれば、セットアップ時間補償回路遅延はセットアップ時間を構成する 遅延を追随する。例えば、セットアップ時間が図１３ａ中のマスタ・スレーブ・ フリップフロップのＮＡＮＤゲート実装中の２個のＮＡＮＤゲートＧ１，Ｇ２の 伝播遅延の合計に近似的に等しい場合、１次のセットアップ補償は図１３ｂに図 示されているゲートＧ１，Ｇ２に等しい２個のＮＡＮＤゲートから構築可能であ る。図１４ａの回路では、２個のインバータＩ１，Ｉ２がマスタ・スレーブ・フ リップフロップの伝送ゲート実装の役割を果たし、それ故、１次のセットアップ 補償は図１４ｂに示すようなインバータＩ１，Ｉ２に等しい２個のインバータか ら構築される。 最後に、図１５では、集積ＣＭＯＳトランジスタから構築された再タイミング 素子の差動論理実装の詳細な例を図示する。回路の動作は熟練者には明らかであ り、この点に関してこれ以上の説明は不必要である、なぜなら本発明を実施する 電気回路は熟練者には明らかであり、このような回路図を部品又は半導体レベル で詳細にこれ以上説明する必要はないものと考えられるからである。 本発明の要旨又は基本から逸脱することなく本発明を多くの特別な形式で実施 可能であることは当業者には認識出来る。それ故、本開示実施例は全ての点に関 して例示のためで限定的なものではないと考えるべきである。本発明の範囲は以 上の説明ではなく添付の請求の範囲により指示され、発明の意味と等価物の範囲 内に該当する全ての変更はその中に含まれる意図のものである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，Ｉ Ｓ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，Ｓ Ｄ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．出力のレベルが制御入力から制御され、出力の転移のタイミングがタイミ ング制御入力から制御されるように接続され操作される、２入力マルチプレクサ の機能性を有する再タイミング素子を利用し、前記再タイミング素子の前記制御 入力は等価マルチプレクサのデータ入力に対応し、再タイミング素子のタイミン グ制御入力は前記等価マルチプレクサの選択入力に対応する、遅延整合クロック 及びデータ発生器。 ２．クロックをロウ停止するための制御入力（ＩＮＶ、ＮＯＮＩ）を含む請求 の範囲第１項記載の遅延整合クロック及びデータ発生器。 ３．クロックをハイに停止するための制御入力（ＩＮＶ、ＮＯＮＩ）を含む請 求の範囲第１項記載の遅延整合クロック及びデータ発生器。 ４．遅延整合反転信号を発生するための制御入力（ＩＮＶ、ＮＯＮＩ）を含む 請求の範囲第１項記載の遅延整合クロック及びデータ発生器。 ５．前記発生器はクロック・ゲート操作用に動作される請求の範囲第２項及至 第４項の内の任意の項記載の遅延整合クロック及びデータ発生器。 ６．極性独立なクロック・ゲート操作又はクロック合成用に動作される請求の 範囲第２項及至第４項の内の任意の項記載の遅延整合クロック及びデータ発生器 。 ７．クロック信号のみが送信器から受信器領域へ送信される請求の範囲第１項 記載の遅延整合クロック及びデータ発生器。 ８．クロックをロウに停止するための制御入力（ＩＮＶ、ＮＯＮＩ）を含む請 求の範囲第７項記載の遅延整合クロック及びデータ発生器。 ９．クロックをハイに停止するための制御入力（ＩＮＶ、ＮＯＮＩ）を含む請 求の範囲第７項記載の遅延整合クロック及びデータ発生器。 １０．遅延整合反転信号を発生するための制御入力（ＩＮＶ、ＮＯＮＩ）を含 む請求の範囲第７項記載の遅延整合クロック及びデータ発生器。 １１．前記発生器はクロック・ゲート操作用に動作される請求の範囲第８項及 至第１０項の内の任意の項記載の遅延整合クロック及びデータ発生器。 １２．極性独立なクロック・ゲート操作又はクロック合成用に動作される請求 の範囲第８項及至第１０項の内の任意の項記載の遅延整合クロック及びデータ発 生器。