KR100441690B1 - 클럭 동기 회로 및 내부 전압 회로를 갖는 반도체 회로 및장치 - Google Patents

클럭 동기 회로 및 내부 전압 회로를 갖는 반도체 회로 및장치 Download PDF

Info

Publication number
KR100441690B1
KR100441690B1 KR10-2001-0083176A KR20010083176A KR100441690B1 KR 100441690 B1 KR100441690 B1 KR 100441690B1 KR 20010083176 A KR20010083176 A KR 20010083176A KR 100441690 B1 KR100441690 B1 KR 100441690B1
Authority
KR
South Korea
Prior art keywords
internal power
coupled
circuit
reference voltage
terminal
Prior art date
Application number
KR10-2001-0083176A
Other languages
English (en)
Other versions
KR20020096836A (ko
Inventor
정세진
이현석
박종욱
최유수
김태진
Original Assignee
주식회사 더즈텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 더즈텍 filed Critical 주식회사 더즈텍
Publication of KR20020096836A publication Critical patent/KR20020096836A/ko
Application granted granted Critical
Publication of KR100441690B1 publication Critical patent/KR100441690B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Dram (AREA)

Abstract

본 발명은 전류 손실을 최소화하여 저전압 및 저전력으로 동작할 수 있는 내부 전원 발생 회로를 가진 데이터 병렬화 장치 및 방법에 관한 것이다. 본 발명에 따른 내부 전원 발생 회로를 가진 데이터 병렬화 장치는 외부 클럭, 데이터, 파워다운 모드 설정 신호 및 내부 전원 레벨 설정 신호 중 적어도 하나를 입력받는 입력 처리부, 외부 전원을 소정 크기로 감압한 기준 전압을 제공하는 기준 전압 발생부 및 기준 전압 발생부의 출력인 기준 전압을 입력받아 파워다운 모드 설정 신호 값에 대응하여 데이터 병렬화 장치의 내부 회로에 내부 전원을 공급하는 내부 전원 발생부를 포함한다. 내부 전원 발생 회로를 다수 개로 분리하여 외부 전원을 감압하여 독립적인 내부 전원을 발생시킴으로써 특히, 파워다운시 전류 손실을 최소화하여 저전압 및 저 전력으로 동작할 수 있다. 또한, 외부 전압 변동에 상관없이 안정된 동작을 보장할 수 있다.

Description

클럭 동기 회로 및 내부 전압 회로를 갖는 반도체 회로 및 장치{SEMICONDUCTOR CIRCUIT AND APPARATUS HAVING CLOCK-SYNCHRONIZED CIRCUIT AND INTERNAL POWER GENERATING CIRCUIT}
본 발명은 고속의 데이터 전송을 위하여 직렬화된 데이터를 병렬화시키는 반도체 회로 및 장치에 관한 것이다.
현재 성장하고 있는 하이엔드 프로세서 시스템, 멀티 미디어, 가상 현실, 네트워크 등의 분야에서는 이전 보다 고속의 데이터 전송 속도가 요구되고 있다. 그러나, 이제까지의 표준 규격으로는 이들의 요구에 대응할 수 없다.
따라서, 기기의 처리 능력 및 성능을 높이기 위하여, 종래의 직렬 인터페이스를 동기식 병렬 인터페이스로 변환하는 방법이 나타났다. 더 나아가 전송 폭을 8비트에서 32비트 또는 그 이상으로 확대하는 방법, ECL(Emitter Coupled Logic)과광파이버를 사용하는 방법이 고안되었다.
그러나, 이를 위해선 각각의 인터페이스에 존재하는 장단점 문제, 전자파 장애(EMI)에 대한 대책의 복잡화, 선재의 증가, 소비 전력의 증가, 가격의 증가 등 수많은 문제들이 산재해 있다.
이와 같은 고속 데이터 전송의 요구 조건을 만족시키기 위해 새로이 등장한 신호 전송 방식이 LVDS(Low Voltage Differential Signaling)이라 불리는 차동형 고속 전송용 전기 사양이다.
고속화된 데이터를 직렬화 또는 병렬화시키기 위하여, 반도체 칩 내에 외부 클럭(clock)에 동기 되는 PLL(Phase-Locked Loop) 또는 DLL(Delay Lock Loop)를 내장하고 신호 및 데이터를 외부 클럭에 동기화시킴으로써 데이터의 고속 전송을 가능하게 한다.
그러나, 외부 전원(External VCC 또는 EVCC)으로 3.3V 또는 5.0V를 사용하고 저 전력 소비를 위하여 미세 공정을 통하여 칩 제작을 하는 경우 내부 회로의 동작은 외부 전원보다 낮은 저전압에서 회로가 동작하도록 할 필요가 있다.
즉, 칩 크기를 작게 하고 저 전력화하려는 현 시장의 추세에 따라, 내부 전원을 채택하여 별도의 내부 전원 발생기를 칩 내부에 내장하고 이를 조정하는 제어 회로가 필요하였다.
도 1은 종래의 클럭 동기 회로를 내장한 데이터 병렬화 장치의 개략적 구성을 나타낸 블록도이고, 도 2a 내지 및 도 2d는 각각 종래의 클럭 동기 회로를 내장한 데이터 병렬화 장치에 있어서 입력 처리부, 데이터 맵핑부, 오차 보정부 및 출력 버퍼부의 구성을 나타내는 회로도이며, 도 3은 종래의 클럭 동기 회로를 내장한 데이터 병렬화 장치의 데이터 맵핑 회로에서의 타이밍도이다. 이러한 직렬화된 데이터를 병렬화시키는 전송 칩에 대한 기술은 IEEE Journal of Solid State Circuits Vol. 33 NO.5 May 1998, "1.04 GBd Low EMI Digital Video Interface System Using Small Serial Link Technique"에 개시되어 있다.
도 1을 참조하면, 종래의 클럭 동기 회로를 내장한 데이터 병렬화 장치는 입력 처리부(100), 파워다운 모드(power down mode) 설정 스위치(102), PLL(110), 코딩부(118), 복수의 채널 단(120), 데이터 맵핑부(130), 오차 보정부(140) 및 출력 버퍼부(150)를 포함한다.
입력 처리부(100)는 칩 외부의 핀으로부터 제공되는 외부 클럭 신호인 클럭(CLK), 반전된 외부 클럭 신호인 클럭바(CLKB), 파워다운 활성화 신호(PDNB, 160), 직렬화된 데이터(RXIN, 162)와 반전된 직렬화된 데이터(RXINB, 164)를 입력받아 도 2의 회로를 이용하여 파워다운 모드 설정 스위치(102), 데이터 맵핑부(130) 및 오차 보정부(140)를 구동하기 위한 신호(PDNB, RLB)를 제공한다.
파워다운 활성화 신호(PDNB, 160)는 평상시는 HIGH 상태로 유지되다가 LOW 신호가 인가되면 파워다운 모드로 설정된다. 도 1의 파워다운 모드 설정 스위치(102)는 상기 파워다운 활성화 신호(PDNB, 160)에 의해 파워다운 모드를 설정하는 스위치 역할을 수행함을 설명하기 위한 것이다. 즉, 파워다운 모드 설정 스위치(102)는 파워다운 모드시 칩 내부의 각각의 구성 회로들의 전원을 차단하는 스위치 역할을 한다.
PLL(110)은 전압 제어 오실레이터(VCO; Voltage Controlled Oscillator, 112), 위상 주파수 검출기(PFD; Phase Frequency Detector, 114) 및 전류 증폭부(116) 등으로 구성된다. PLL(110)은 외부 클럭(CLK)에 데이터를 동기시켜 병렬화 할 수 있도록 7개의 분배된 내부 신호(예를 들어, PLL<0>, PLL<1>, ..., PLL<6>)를 생성한다.
코딩부(118)에서는 외부 클럭(CLK)에 동기화된 PLL(110)의 출력 신호를 입력받아 코딩한 후 각각의 PLL(110) 출력 신호(예를 들어, PLL<0>, PLL<1>, ..., PLL<6>)를 복수의 채널 단(120)에 인가한다. 채널 단(120)을 통해 데이터가 복수개의 채널로 분리된다. 데이터 맵핑부(130)는 채널 단(120)의 출력 신호를 입력받아 직렬 데이터를 병렬 데이터로 변환한다. 병렬화된 데이터는 출력 버퍼부(150) 전단에 설치된 오차 보정부(140)(도 2c 참조)를 통하여 각각의 병렬 데이터간 타이밍 등을 맞춰지고 출력 버퍼부(150)(도 2d 참조)를 통하여 출력된다.
도 2a를 참조하면, RXIN(162)에 HIGH, RXINB(164)에 LOW 신호가 인가된 경우에 RLB(202) 출력 값이 HIGH가 되어 RXIN(162)를 통해 입력된 직렬 데이터가 그대로 출력으로 전달되며, 도 2a에서 블록도로 나타낸 부분은 일반적으로 사용되는 차동 증폭기로 구성될 수 있다.
도 2b는 데이터 맵핑부(130)를 구현한 데이터 맵핑 회로의 일례로서, 도 2b를 참조하면, 데이터 맵핑 회로는 NAND 게이트와 인버터로 구성될 수 있다. 데이터 맵핑 회로의 출력 RLD<i>(204-i)는 PLL(110) 출력 중 하나인 PLL<i>(166-i)의 상승 에지에서 RLB<i>(202-i) 값을 가지며, RLB<i>(202-i)의 하강 에지에서 LOW 레벨 값(예를 들어 "0")을 가진다. 예를 들어, 도 3을 참조하면, PLL<1>(166-1)이 상승 에지인 경우 HIGH 상태의 RLB<1>(202-i) 값이 RLD<1>(204-1)로서 출력되며, RLB<1>(202-1)이 HIGH에서 LOW로 떨어지는 하강 에지에서 RLD<1>(204-1) 값이 LOW로 떨어진다. PLL<6>(166-6)의 경우에도 마찬가지로 동작하며 자세한 설명은 생략한다.
도 2c는 오차 보정부(140)를 구현한 오차 보정 회로의 일례로서, 도 2c를 참조하면, 오차 보정 회로는 데이터 맵핑부(130)를 통하여 병렬화된 각각의 병렬 데이터간의 타이밍을 맞춰주는 역할을 한다. 도 2d는 출력 버퍼부(150)를 구현한 출력 버퍼 회로의 일례로서, 도 2d를 참조하면, 출력 버퍼 회로는 오차 보정부(140)를 거쳐 타이임 등이 맞춰진 병렬 데이터를 고속 전송을 위해 출력하는 역할을 한다.
종래의 클럭 동기 회로를 내장한 데이터 병렬화 장치는 외부 전원(EVCC)으로 3.3V 또는 5V가 사용되며, 상기 외부 전원(EVCC)이 데이터 병렬화 장치 각각의 내부 구성 회로의 내부 전원으로 감압 없이 사용된다. 특히, PLL(110)의 전압 제어 오실레이터(VCO, 112), 위상 주파수 검출기(PFD; 114) 및 전류 증폭부(116) 등에도 상기 외부 전원(EVCC)이 내부 전원으로 감압 없이 사용된다. 또한, 파워다운 모드시에도 칩 내부의 전원을 데이터 병렬화 장치 각각의 내부 구성 회로로 입력되지 않도록 차단할 수 있는 별도의 회로가 없고 단지 전원 차단용 스위치로 파워다운 모드 설정 스위치(102)만을 사용하였다.
즉, 종래의 데이터 병렬화 장치의 각각의 내부 구성 회로는 평상시에는 외부전원(EVCC)과 동일한 전압으로 동작되고 파워다운 모드시에도 외부 전원(EVCC)이 차단되도록 동작될 뿐이어서, 평상시에 외부 전원(EVCC) 보다 낮은 전압에서 동작하고 파워다운 모드시에 효과적으로 전류 손실을 줄일 수 있는 저전압, 저전력 칩을 구현할 수 없었다.
따라서, 본 발명은 종래 기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 전류 손실을 최소화하여 저전압 및 저 전력으로 동작할 수 있도록 하는 내부 전원 발생 회로 내장한 데이터 병렬화 회로 및 장치를 제공함에 그 목적이 있다.
또한, 본 발명의 목적은 특히, 파워다운시 전류 손실을 최소화하여 저전압 및 저 전력으로 동작할 수 있도록 하는 내부 전원 발생 회로를 내장한 데이터 병렬화 회로 및 장치를 제공함에 그 목적이 있다.
또한, 본 발명의 목적은 내부 전원 발생 회로를 다수 개로 분리하여 각각 독립적으로 내부 전원을 공급함으로써 외부 전압 변동에 상관없이 안정된 동작을 보장할 수 있는 내부 전원 발생기를 내장한 데이터 병렬화 회로 및 장치를 제공함에 그 목적이 있다.
도 1은 종래의 클럭 동기 회로를 내장한 데이터 병렬화 장치의 개략적 구성 블록도.
도 2a 내지 및 도 2d는 각각 종래의 클럭 동기 회로를 내장한 데이터 병렬화 장치에 있어서 입력 처리부, 데이터 맵핑부, 오차 보정부 및 출력 버퍼부의 구성을 나타내는 회로도.
도 3은 종래의 클럭 동기 회로를 내장한 데이터 병렬화 장치의 데이터 맵핑 회로에서의 타이밍도.
도 4a는 본 발명의 바람직한 일 실시예에 따른 클럭 동기 회로를 내장한 데이터 병렬화 장치의 개략적 구성 블록도.
도 4b 및 도 4c는 본 발명의 바람직한 다른 실시예에 따른 클럭 동기 회로를 내장한 데이터 병렬화 장치의 개략적 구성 블록도.
도 5a 및 도 5b는 본 발명의 바람직한 일 실시예에 따른 클럭 동기 회로를 내장한 데이터 병렬화 장치에 있어서 입력 처리부를 구성하는 회로를 나타낸 도면.
도 6a는 본 발명의 바람직한 일 실시예에 따른 클럭 동기 회로를 내장한 데이터 병렬화 장치의 주변 장치용 활성화 상태 내부 전원 발생부의 구성을 나타내는 회로도.
도 6b는 본 발명의 바람직한 일 실시예에 따른 클럭 동기 회로를 내장한 데이터 병렬화 장치의 주변 장치용 비활성화 상태 내부 전원 발생부의 구성을 나타내는 회로도.
도 7a는 본 발명의 바람직한 일 실시예에 따른 클럭 동기 회로를 내장한 데이터 병렬화 장치의 PLL 장치용 활성화 상태 내부 전원 발생부의 구성을 나타내는 회로도.
도 7b는 본 발명의 바람직한 일 실시예에 따른 클럭 동기 회로를 내장한 데이터 병렬화 장치의 PLL 장치용 비활성화 상태 내부 전원 발생부의 구성을 나타내는 회로도.
도 8은 본 발명의 바람직한 일 실시예에 따른 클럭 동기 회로를 내장한 데이터 병렬화 장치의 주변 장치 및 PLL 장치 겸용 비활성화 상태 내부 전원 발생부의 구성을 나타내는 회로도.
도 9는 본 발명의 바람직한 일 실시예에 따른 클럭 동기 회로를 내장한 데이터 병렬화 장치에 있어서 PLL 장치의 전압 제어 오실레이터(VCO)의 구성을 나타낸 회로도.
도 10a는 본 발명의 바람직한 일 실시예에 따른 클럭 동기 회로를 내장한 데이터 병렬화 장치에 있어서 데이터 맵핑부의 구성을 나타낸 회로도.
도 10b는 본 발명의 바람직한 다른 실시예에 따른 클럭 동기 회로를 내장한 데이터 병렬화 장치에 있어서 데이터 맵핑부의 구성을 나타낸 회로도.
도 11은 본 발명의 바람직한 일 실시예에 따른 클럭 동기 회로를 내장한 데이터 병렬화 장치에 있어서 오차 보정부의 구성을 나타낸 회로도.
도 12a는 본 발명의 바람직한 일 실시예에 따른 도 6b 및 7b의 비활성화 상태 내부 전원 발생 회로에서의 타이밍도.
도 12b는 본 발명의 바람직한 일 실시예에 따른 도 6a 및 7a의 활성화 상태 내부 전원 발생 회로에서의 타이밍도.
도 13a는 본 발명의 바람직한 일 실시예에 따른 도 8의 주변 장치 및 PLL 장치 겸용 비활성화 상태 내부 전원 발생 회로가 비활성화 상태에서 동작하는 경우의 타이밍도.
도 13b는 본 발명의 바람직한 일 실시예에 따른 도 8의 주변 장치 및 PLL 장치 겸용 비활성화 상태 내부 전원 발생 회로가 활성화 상태에서 동작하는 경우의 타이밍도.
도 14는 본 발명의 바람직한 일 실시예에 따른 내부 전원 발생기를 내장한 데이터 병렬화 장치에 있어서 서로 다른 개수의 인버터 래치를 가진 데이터 맵핑 회로를 이용하여 직렬화된 데이터를 병렬화시켜 생성된 출력 신호를 나타낸 타이밍도.
<도면의 주요부분에 대한 부호의 설명>
110 : PLL 112 : 전압 제어 오실레이터(VCO)
160 : 파워다운 모드 설정 신호(PDNB)
406 : 주변장치용 활성화 상태 내부 전원 발생부
408 : 주변장치용 비활성화 상태 내부 전원 발생부
410 : PLL 장치용 활성화 상태 내부 전원 발생부
412 : PLL 장치용 비활성화 상태 내부 전원 발생부
420 : 데이터 맵핑부 430 : 오차 보정부
440 : 본딩 패드 입력 신호(BSIVC)
상술한 목적들을 달성하기 위하여 본 발명의 제1 측면에 따르면, 클럭 동기 회로를 이용하여 입력 신호 및 입력 데이터를 외부 클럭에 동기시켜 입력 데이터를직렬에서 병렬로 변환하거나 병렬에서 직렬로 변환하는 반도체 장치에 있어서, 입력 처리부, 기준 전압 발생부, 내부 전원 발생부를 포함하는 내부 전원 발생 회로를 가진 반도체 장치가 제공된다. 입력 처리부는 외부 클럭, 데이터, 파워다운 모드 설정 신호 및 내부 전원 레벨 설정 신호 중 적어도 하나를 입력받고, 기준 전압 발생부는 외부 전원을 입력받아 외부 전원을 소정 크기로 감압한 기준 전압을 제공한다. 내부 전원 발생부는 상기 입력 처리부의 출력단 및 상기 기준 전압 발생부의 출력단에 각각 결합되어 있고, 상기 파워다운 모드 설정 신호에 상응하여 상기 기준 전압을 입력받아 상기 반도체 장치의 내부 회로에 공급할 내부 전원을 발생시킨다.
상기 기준 전압 발생부는 활성화 상태 기준 전압을 제공하는 활성화 기준 전압 발생부 및 비활성화 상태 기준 전압을 제공하는 비활성화 기준 전압 발생부를 포함할 수 있다.
상기 내부 전원 발생부는 주변 장치용 활성화 상태 내부 전원 발생부, 클럭 동기 회로용 활성화 상태 내부 전원 발생부, 주변 장치용 비활성화 상태 내부 전원 발생부 및 클럭 동기 회로용 비활성화 상태 내부 전원 발생부를 포함한다. 주변 장치용 활성화 상태 내부 전원 발생부는 활성화 상태시, 상기 활성화 상태 기준 전압을 입력받아 상기 반도체 장치의 구성 회로 중 상기 클럭 동기 회로를 제외한 내부 구성 회로에 활성화 상태 내부 전원을 공급한다. 클럭 동기 회로용 활성화 상태 내부 전원 발생부는 활성화 상태시, 상기 활성화 상태 기준 전압을 입력받아 상기 반도체 장치의 구성 회로 중 상기 클럭 동기 회로에 활성화 상태 내부 전원을공급한다. 주변 장치용 비활성화 상태 내부 전원 발생부는 비활성화 상태시, 상기 비활성화 상태 기준 전압 및 내부 전원 레벨 설정 신호를 입력받아 상기 반도체 장치의 구성 회로 중 상기 클럭 동기 회로를 제외한 내부 구성 회로에 비활성화 상태 내부 전원을 공급한다. 클럭 동기 회로용 비활성화 상태 내부 전원 발생부는 비활성화 상태시, 상기 비활성화 상태 기준 전압 및 내부 전원 레벨 설정 신호를 입력받아 상기 반도체 장치의 구성 회로 중 상기 클럭 동기 회로에 비활성화 상태 내부 전원을 공급한다.
활성화 상태시에는 상기 주변 장치용 활성화 상태 내부 전원 발생부, 클럭 동기 회로용 활성화 상태 내부 전원 발생부, 주변 장치용 비활성화 상태 내부 전원 발생부 및 클럭 동기 회로용 비활성화 상태 내부 전원 발생부가 활성화될 수 있다. 비활성화 상태시에는 상기 주변 장치용 비활성화 상태 내부 전원 발생부 및 클럭 동기 회로용 비활성화 상태 내부 전원 발생부가 활성화될 수 있다.
활성화 상태 또는 비활성화 상태에서, 상기 클럭 동기 회로용 내부 전원 발생부로부터 출력된 내부 전원 레벨과 상기 주변 장치용 내부 전원 발생부로부터 출력된 내부 전원 레벨이 서로 다를 수 있다. 또한, 활성화 상태 또는 비활성화 상태에서, 상기 클럭 동기 회로용 내부 전원 발생부로부터 출력된 내부 전원 레벨이 상기 주변 장치용 내부 전원 발생부로부터 출력된 내부 전원 레벨보다 더 높을 수 있다.
비활성화 상태에서 상기 내부 전원 레벨 설정 신호가 제1 레벨인 경우에, 상기 클럭 동기 회로용 비활성화 상태 내부 전원 발생부의 출력 전압이 상기 외부 전원 레벨보다 낮은 소정 레벨의 전압으로 설정되고, 비활성화 상태에서 상기 내부 전원 레벨 설정 신호가 제2 레벨인 경우에, 상기 클럭 동기 회로용 비활성화 상태 내부 전원 발생부의 출력 전압이 접지 전위 레벨로 설정될 수 있다.
상기 주변 장치용 활성화 상태 내부 전원 발생부는 소오스 단자가 외부 전원과 결합되고 게이트 단자끼리 서로 결합되고 상기 게이트 단자는 제2 PMOS 트랜지스터의 드레인 단자에 결합되는 제1 및 제2 PMOS 트랜지스터와, 드레인 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 결합되고 상기 활성화 상태시의 기준 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터와, 드레인 단자가 상기 제1 NMOS 트랜지스터의 소오스 단자에 결합되고 파워다운 활성화 신호를 전류 경로의 스위치로 사용하기 위하여 게이트 입력으로 하여 접지 전위로의 전류 경로를 형성하는 제3 NMOS 트랜지스터와, 소오스 단자가 상기 외부 전원과 결합되고 파워다운 활성화 신호를 게이트 입력으로 하는 제3 PMOS 트랜지스터와, 소오스 단자가 상기 외부 전원과 결합되고 게이트 단자가 상기 제3 PMOS 트랜지스터의 드레인 단자와 결합되고 드레인 단자가 상기 주변 장치용 활성화 상태 내부 전원 발생부의 내부 전원을 출력시키기 위한 출력 단자로 사용되는 제4 PMOS 트랜지스터와, 소오스 단자가 상기 외부 전원과 결합되고 게이트 단자가 상기 제3 PMOS 트랜지스터의 드레인 단자 및 상기 제1 PMOS 트랜지스터의 드레인 단자와 결합된 제5 PMOS 트랜지스터 및 드레인 단자가 상기 제2 PMOS 트랜지스터의 드레인 단자에 결합되고 소오스 단자가 상기 제1 NMOS 트랜지스터의 소오스 단자에 결합되며 게이트 단자가 상기 제4 및 제5 PMOS 트랜지스터의 드레인 단자와 결합되고 상기 주변 장치용 활성화 상태 내부 전원 발생부의 출력 내부 전원을 피드백하여 게이트 입력으로 하는 제2 NMOS 트랜지스터를 포함할 수 있다.
상기 주변 장치용 비활성화 상태 내부 전원 발생부는 소오스 단자가 외부 전원과 결합되고 게이트 단자끼리 서로 결합되고 상기 게이트 단자는 제2 PMOS 트랜지스터의 드레인 단자에 결합되는 제1 및 제2 PMOS 트랜지스터와, 드레인 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 결합되고 상기 비활성화 상태 기준 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터와, 드레인 단자가 상기 제1 NMOS 트랜지스터의 소오스 단자에 결합되고 상기 비활성화 상태 기준 전압을 게이트 입력으로 하는 제3 NMOS 트랜지스터와, 드레인 단자가 상기 제3 NMOS 트랜지스터의 소오스 단자에 결합되고 소오스 단자가 접지 전원에 결합하며 비활성화 상태시 내부 전원 레벨 설정 신호를 게이트 입력으로 하는 제4 NMOS 트랜지스터와, 소오스 단자가 상기 외부 전원과 결합되고 게이트 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 결합된 제3 PMOS 트랜지스터와, 상기 제3 PMOS 트랜지스터의 드레인 단자에 일단이 결합된 제1 저항 및 상기 제1 저항의 타단에 일단이 결합된 제2 저항과, 드레인 단자가 상기 제2 저항의 타단에 결합되고 소오스 단자가 상기 접지 전원에 결합되고 상기 비활성화 상태시 내부 전원 레벨 설정 신호를 전류 경로의 스위치로 사용하기 위하여 게이트 입력으로 하는 제5 NMOS 트랜지스터 및 드레인 단자가 상기 제2 PMOS 트랜지스터의 드레인 단자에 결합되고 소오스 단자가 상기 제1 NMOS 트랜지스터의 소오스 단자에 결합되며 상기 제2 저항의 일단과 연결되어 상기 제1 및 제2 저항에 의해 분압된 전압을 피드백하여 게이트 입력으로 하는 제2NMOS 트랜지스터를 포함할 수 있다. 상기 주변 장치용 비활성화 상태 내부 전원 발생부는 제3 PMOS 트랜지스터의 드레인 단자를 출력 단자로 하고, 상기 비활성화 상태시 내부 전원 레벨 설정 신호에 상응하여 상기 출력 단자 전압이 접지 전위 레벨 또는 상기 외부 전원보다 작은 소정 크기의 내부 전원 전위 레벨을 가질 수 있다.
상기 클럭 동기 회로용 활성화 상태 내부 전원 발생부는 소오스 단자가 외부 전원과 결합되고 게이트 단자끼리 서로 결합되고 상기 게이트 단자는 제2 PMOS 트랜지스터의 드레인 단자에 결합되는 제1 및 제2 PMOS 트랜지스터와, 드레인 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 결합되고 상기 활성화 상태 기준 전압을 게이트 입력으로 하는 서로 병렬 연결된 제1 및 제2 NMOS 트랜지스터와, 드레인 단자가 상기 제1 및 제2 NMOS 트랜지스터의 소오스 단자에 결합되고 파워다운 활성화 신호를 전류 경로의 스위치로 사용하기 위하여 게이트 입력으로 하여 접지 전위로의 전류 경로를 형성하는 제4 NMOS 트랜지스터와, 소오스 단자가 상기 외부 전원과 결합되고 파워다운 활성화 신호를 게이트 입력으로 하는 제3 PMOS 트랜지스터와, 소오스 단자가 상기 외부 전원과 결합되고 게이트 단자가 상기 제3 및 제1 PMOS 트랜지스터의 드레인 단자와 결합되며 드레인 단자가 상기 클럭 동기 회로용 활성화 상태 내부 전원 발생부의 내부 전원을 출력시키기 위한 출력 단자로 사용되는 제4 PMOS 트랜지스터 및 드레인 단자가 상기 제2 PMOS 트랜지스터의 드레인 단자에 결합되고 소오스 단자가 상기 제1 및 제2 NMOS 트랜지스터의 소오스 단자에 결합되며 게이트 단자가 상기 제4 PMOS 트랜지스터의 드레인 단자와 결합되고 상기클럭 동기 회로용 활성화 상태 내부 전원 발생부의 출력 내부 전원을 피드백하여 게이트 입력으로 하는 제3 NMOS 트랜지스터를 포함할 수 있다.
상기 클럭 동기 회로용 비활성화 상태 내부 전원 발생부는 소오스 단자가 외부 전원과 결합되고 게이트 단자끼리 서로 결합되고 상기 게이트 단자는 제2 PMOS 트랜지스터의 드레인 단자에 결합되는 제1 및 제2 PMOS 트랜지스터와, 드레인 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 결합되고 상기 비활성화 상태 기준 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터와, 드레인 단자가 상기 제1 NMOS 트랜지스터의 소오스 단자에 결합되고 상기 비활성화 상태 기준 전압을 게이트 입력으로 하는 제3 NMOS 트랜지스터와, 드레인 단자가 상기 제3 NMOS 트랜지스터의 소오스 단자에 결합되고 상기 내부 전원 레벨 설정 신호를 전류 경로의 스위치로 사용하기 위하여 게이트 입력으로 하여 접지 전위로의 전류 경로를 형성하는 제4 NMOS 트랜지스터와, 소오스 단자가 상기 외부 전원과 결합되고 게이트 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 결합된 제3 PMOS 트랜지스터와, 상기 제3 PMOS 트랜지스터의 드레인 단자에 일단이 결합된 제1 저항 및 상기 제1 저항의 타단에 일단이 결합된 제2 저항과, 드레인 단자가 상기 제2 저항의 타단에 결합되고 소오스 단자가 상기 접지 전원에 결합하며 상기 내부 전원 레벨 설정 신호를 게이트 입력으로 하는 제5 NMOS 트랜지스터 및 드레인 단자가 상기 제2 PMOS 트랜지스터의 드레인 단자에 결합되고 소오스 단자가 상기 제1 NMOS 트랜지스터의 소오스 단자에 결합되며 상기 제2 저항의 일단에 결합하여 상기 제1 및 제2 저항에 의한 분압된 전압을 피드백하여 게이트 입력으로 하는 제2 NMOS 트랜지스터를 포함할 수있다. 상기 클럭 동기 회로용 비활성화 상태 내부 전원 발생부는 제3 PMOS 트랜지스터의 드레인 단자를 출력 단자로 하고 상기 내부 전원 레벨 설정 신호에 상응하여 상기 출력 단자 전압이 접지 전위 레벨 또는 상기 외부 전원보다 작은 소정 크기의 내부 전원 전위 레벨을 가질 수 있다.
또한, 상기 클럭 동기 회로용 비활성화 상태 내부 전원 발생부 및 상기 주변 장치용 비활성화 상태 내부 전원 발생부는 소오스 단자가 외부 전원과 결합되고 게이트 단자끼리 서로 결합되고 상기 게이트 단자는 제2 PMOS 트랜지스터의 드레인 단자에 결합되는 제1 및 제2 PMOS 트랜지스터와, 드레인 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 결합되고 상기 비활성화 상태시의 기준 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터와, 드레인 단자가 상기 제1 NMOS 트랜지스터의 소오스 단자에 결합되고 상기 비활성화 상태시의 기준 전압을 게이트 입력으로 하는 제3 NMOS 트랜지스터와, 드레인 단자가 상기 제3 NMOS 트랜지스터의 소오스 단자에 결합되고 상기 내부 전원 레벨 설정 신호를 전류 경로의 스위치로 사용하기 위하여 게이트 입력으로 하여 접지 전위로의 전류 경로를 형성하는 제4 NMOS 트랜지스터와, 소오스 단자가 상기 외부 전원과 결합되고 게이트 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 결합된 제3 PMOS 트랜지스터와, 드레인 단자가 상기 제3 PMOS 트랜지스터의 드레인 단자에 결합되고 상기 내부 전원 레벨 설정 신호를 게이트 입력으로 하는 제5 NMOS 트랜지스터 및 드레인 단자가 상기 제2 PMOS 트랜지스터의 드레인 단자에 결합되고 소오스 단자가 상기 제1 NMOS 트랜지스터의 소오스 단자에 결합되며 게이트 단자가 상기 제3 PMOS 트랜지스터의 드레인 단자와 결합되는 제5 NMOS 트랜지스터를 포함할 수 있다. 상기 클럭 동기 회로용 비활성화 상태 내부 전원 발생부 및 상기 주변 장치용 비활성화 상태 내부 전원 발생부는 상기 제3 PMOS 트랜지스터의 드레인 단자를 출력 단자로 하고, 상기 내부 전원 레벨 설정 신호 레벨에 상응하여 상기 출력 단자 전압이 접지 전위 레벨 또는 상기 외부 전원보다 작은 소정 크기의 내부 전원 전위 레벨을 가질 수 있다.
상기 활성화 기준 전압 발생부 및 비활성화 기준 전압 발생부는 상기 외부 전원과 접지 전위간에 연결되어 소정의 저항비 또는 트랜지스터의 저항비에 따른 출력 전압을 각각 발생시키되, 상기 활성화 기준 전압 발생부의 출력 전압은 상기 비활성화 기준 전압 발생부의 출력 전압보다 2배 이상 클 수 있다.
본 발명의 다른 실시예에 따르면, 입력 처리부, 기준 전압 발생부, 내부 전원 발생부, 클럭 동기 회로, 데이터 맵핑부, 오차 보정부 및 출력 버퍼부를 포함하는 내부 전원 발생 회로를 가진 데이터 병렬화 장치가 제공된다. 상기 입력 처리부는 외부 클럭, 데이터, 파워다운 모드 설정 신호 및 내부 전원 레벨 설정 신호 중 적어도 하나를 입력받는다. 상기 기준 전압 발생부는 외부 전원을 입력받아 외부 전원을 소정 크기로 감압한 기준 전압을 제공한다. 상기 내부 전원 발생부는 상기 입력 처리부의 출력단 및 상기 기준 전압 발생부의 출력단에 각각 결합하여 상기 파워다운 모드 설정 신호에 상응하여 상기 기준 전압을 입력받아 상기 반도체 장치의 내부 회로에 공급할 내부 전원을 발생시킨다. 상기 클럭 동기 회로는 상기 내부 전원 발생부의 출력단에 결합하여 외부 클럭에 동기된 서로 다른 위상의 소정 개수의 클럭 동기 신호를 발생시키는 전압 제어 오실레이터를 포함한다. 상기 데이터 맵핑부는 상기 내부 전원 발생부의 출력단에 결합하여 직렬 입력된 상기 데이터를 상기 클럭 동기 신호를 코딩하여 복수의 채널로 전송한 후 병렬 데이터로 변환한다. 상기 오차 보정부는 상기 내부 전원 발생부의 출력단에 결합하여 상기 데이터 맵핑부의 출력 데이터를 입력받아 각각의 병렬 데이터간의 타이밍 오차를 보정해준다. 상기 출력 버퍼부는 상기 외부 전원을 공급받고 상기 오차 보정부의 출력단과 결합하여 상기 오차 보정부의 출력 데이터를 고속 전송한다. 상기 기준 전압 발생부는 활성화 상태 기준 전압을 제공하는 활성화 기준 전압 발생부 및 비활성화 상태 기준 전압을 제공하는 비활성화 기준 전압 발생부를 포함할 수 있다.
여기서, 상기 내부 전원 발생부는 활성화 상태시, 상기 활성화 상태 기준 전압을 입력받아 상기 반도체 장치의 구성 회로 중 상기 전압 제어 오실레이터를 제외한 내부 구성 회로에 활성화 상태 내부 전원을 공급하는 주변 장치용 활성화 상태 내부 전원 발생부와, 활성화 상태시, 상기 활성화 상태 기준 전압을 입력받아 상기 반도체 장치의 구성 회로 중 상기 전압 제어 오실레이터에 활성화 상태 내부 전원을 공급하는 클럭 동기 회로용 활성화 상태 내부 전원 발생부와, 비활성화 상태시, 상기 비활성화 상태 기준 전압 및 내부 전원 레벨 설정 신호를 입력받아 상기 반도체 장치의 구성 회로 중 상기 전압 제어 오실레이터를 제외한 내부 구성 회로에 비활성화 상태 내부 전원을 공급하는 주변 장치용 비활성화 상태 내부 전원 발생부 및 비활성화 상태시, 상기 비활성화 상태 기준 전압 및 내부 전원 레벨 설정 신호를 입력받아 상기 반도체 장치의 구성 회로 중 상기 전압 제어 오실레이터에 비활성화 상태 내부 전원을 공급하는 클럭 동기 회로용 비활성화 상태 내부 전원 발생부를 포함할 수 있다. 상기 소정 개수의 클럭 동기 신호는 7개의 클럭 동기 신호가 될 수 있다.
상기 데이터 맵핑 회로는 제1 데이터 맵핑부 및 제2 데이터 맵핑부를 포함할 수 있다. 상기 제1 데이터 맵핑 회로는 직렬 입력된 데이터를 입력받아 상기 제1 클럭 동기 신호를 제어 입력으로 하여 상기 직렬 입력된 데이터를 통과시키는 제1 트랜스퍼 트랜지스터와, 상기 제1 트랜스퍼 트랜지스터의 출력단에 결합하여 상기 제1 트랜스퍼 트랜지스터의 출력을 래치하는 제1 인버터 래치와, 상기 제2 및 제3 클럭 동기 신호를 제어 입력으로 하여 상기 제1 인버터 래치의 출력을 통과시키는 제2 트랜스퍼 트랜지스터 및 상기 제2 트랜스퍼 트랜지스터의 출력단에 결합하여 상기 제2 트랜스퍼 트랜지스터의 출력을 래치하는 제2 인버터 래치를 포함한다. 제1 데이터 맵핑부는 상기 내부 전원 발생부의 출력 전압을 전원으로 사용하고, 제1 내지 제3의 클럭 동기 신호를 입력받아 2단의 인버터 래치를 이용하여 직렬 입력된 소정 개수의 데이터를 외부 클럭을 기준으로 병렬 상태로 한 주기동안 래치하여 병렬 데이터로 변환한다. 상기 제2 데이터 맵핑 회로는 직렬 입력된 데이터를 입력받아 상기 제4 클럭 동기 신호를 제어 입력으로 하여 상기 직렬 입력된 데이터를 통과시키는 제3 트랜스퍼 트랜지스터와, 상기 제3 트랜스퍼 트랜지스터의 출력단에 결합하여 상기 제3 트랜스퍼 트랜지스터의 출력을 래치하는 제3 인버터 래치와, 상기 제3 인버터 래치의 출력단을 입력으로 하고 제5 및 제6 클럭 동기 신호를 제어 입력으로 하여 상기 제3 트랜스퍼 트랜지스터의 출력을 통과시키는 제4 트랜스퍼 트랜지스터와, 상기 제4 트랜스퍼 트랜지스터의 출력단에 결합되어 상기 제4트랜스퍼 트랜지스터의 출력을 래치하는 제4 인버터 래치와, 상기 제4 인버터 래치의 출력을 입력으로 하고 상기 제4 클럭 동기 신호를 제어 입력으로 하여 상기 제4 인버터 래치의 출력을 통과시키는 제5 트랜스퍼 트랜지스터와, 상기 제5 트랜스퍼 트랜지스터의 출력단에 결합하여 상기 제5 트랜스퍼 트랜지스터의 출력 전압을 래치하는 제4 인버터 래치 및 제4 인버터 래치의 출력을 반전시켜 출력하는 인버터를 포함한다. 상기 제2 데이터 맵핑부는 상기 내부 전원 발생부의 출력 전압을 전원으로 사용하고, 제4 내지 제6의 클럭 동기 신호를 입력받아 3단의 인버터 래치를 이용하여 직렬 입력된 소정 개수의 데이터를 외부 클럭을 기준으로 병렬 상태로 한 주기동안 래치하여 병렬 데이터로 변환한다.
본 발명의 제2 측면에 따르면, 외부 클럭, 데이터, 파워다운 모드 설정 신호 및 내부 전원 레벨 설정 신호 중 적어도 하나를 입력받고, 외부 전원을 소정 크기로 감압한 기준 전압을 발생시키고, 상기 발생된 기준 전압을 이용하여 상기 파워다운 모드 설정 신호에 상응하여 상기 반도체 장치의 내부 회로에 공급할 내부 전원을 발생시키고, 상기 발생된 내부 전원 전압을 전원으로 사용하여 외부 클럭에 동기된 서로 다른 위상의 소정 개수의 클럭 동기 신호를 발생시키고, 직렬 입력된 소정 개수의 데이터를 상기 클럭 동기 신호를 이용하여 병렬 상태로 한 주기동안 래치하여 병렬 데이터로 변환하는 단계를 포함하는 내부 전원을 이용한 데이터 병렬화 방법이 제공된다. 상기 내부 전원을 이용한 데이터 병렬화 방법은 상기 변환된 병렬 데이터를 입력받아 각각의 병렬 데이터간의 타이밍 오차를 보정하는 단계 및 상기 변환된 병렬 데이터를 출력 버퍼를 이용하여 출력하는 단계를 더 포함할수 있다.
이하, 본 발명에 따른 내부 전원 발생 회로를 가진 데이터 병렬화 장치 및 방법의 바람직한 실시예를 첨부도면을 참조하여 보다 상세히 설명한다.
도 4a는 본 발명의 바람직한 일 실시예에 따른 내부 전원 발생기를 내장한 데이터 병렬화 장치의 개략적 구성 블록도를 나타내며, 도 5a 및 도 5b는 본 발명의 바람직한 일 실시예에 따른 내부 전원 발생기를 내장한 데이터 병렬화 장치에 있어서 입력 처리부를 구성하는 회로도이다.
도 4a를 참조하면, 내부 전원 발생기를 내장한 데이터 병렬화 장치는 입력 처리부(400), 활성화 기준 전압 발생부(402), 비활성화 기준 전압 발생부(404), 주변 장치용 활성화 상태 내부 전원 발생부(406), 주변 장치용 비활성화 상태 내부 전원 발생부(408), PLL 장치용 활성화 상태 내부 전원 발생부(410), PLL 장치용 비활성화 상태 내부 전원 발생부(412), 상기 내부 전원 발생부(404, 406, 408 및 410)의 출력에 연결된 PLL 장치(110), PLL 장치(110)에 연결된 코딩부(414), 복수의 채널 단(120), 데이터 맵핑부(420), 오차 보정부(430) 및 출력 버퍼부(150)를 포함한다.
입력 처리부(400)는 칩 외부의 핀으로부터 제공되는 외부 클럭(CLK), 클럭바(CLKB), 파워다운 활성화 신호(PDNB, 160), 직렬화된 데이터(RXIN, 162; RXINB, 164) 및 본딩 패드 입력 신호(BSIVC, 440)를 입력받는다. 본딩 패드 입력 신호(BSIVC, 440)는 반도체 장치의 웨이퍼 상의 본딩 패드(bonding pad)를 통하여비활성화 상태 내부전원 발생기의 출력 내부 전원 레벨을 소정 크기의 전압 또는 GND로 설정하기 위한 신호를 말한다.
입력 처리부(400)를 구현하기 위한 회로의 예로는 도 5a 및 도 5b의 회로와, 도 5a 및 도 5b에서는 생략되었지만 도 2a에 도시된 회로가 될 수 있다. 입력 처리부(400)는 도 2a, 도 5a 및 도 5b의 회로를 이용하여 데이터 맵핑부(420) 및 오차 보정부(430)를 구동하기 위한 신호(PDNB, RLB, PSIVC, RST, RSTB)를 제공한다.
도 5a는 입력 처리부(400) 중에서 본딩 패드 입력 신호(BSIVC, 440)를 이용하여 후술할 내부 전원 발생기를 ON/OFF 제어하기 위한 PSIVC(502) 신호를 발생시키는 본딩 패드를 이용한 내부 전원 발생기 ON/OFF 제어 회로이다.
도 5a를 참조하면, 본딩 패드를 이용한 내부 전원 발생기 ON/OFF 제어 회로는 BSIVC(440)을 입력으로 하고, 외부 전원(EVCC)을 전원으로 사용하는 3개의 직렬 연결된 인버터 회로를 포함한다.
본딩 패드를 이용한 내부 전원 발생기 ON/OFF 제어 회로에 의하면 BSIVC(440) 값에 따라 PSIVC(502)값이 결정된다. 즉, BSIVC(440) 값이 HIGH 이면 PSIVC(502) 값이 LOW가 되고, BSIVC(440) 값이 플로팅(floating) 상태 또는 LOW 상태이면 PSIVC(502) 값이 HIGH가 된다.(도 13a 및 도 13b 참조)
도 5b는 본 발명인 내부 전원 발생기를 내장한 데이터 병렬화 장치의 데이터 맵핑부(420) 및 오차 보정부(430) 등의 각 구성회로의 동작을 제어하기 위한 리셋 신호를 발생시키기 위한 회로이다.
도 5b를 참조하면, 상기 리셋 신호를 발생시키기 위한 회로는 외부전원(EVCC)을 전원으로 하며, 파워다운 활성화 신호(PDNB, 160) 및 파워 온 인가 신호를 입력으로 하는 NAND 게이트, NAND 게이트 출력에 결합된 2개의 인버터 회로를 포함한다.
상기 리셋 신호를 발생시키기 위한 회로는 내부 전원 발생기를 내장한 데이터 병렬화 장치에 전원이 인가된 상태에서 파워다운 활성화 신호(PDNB, 160) 값이 HIGH 상태인 평상시에는 RST(504) 신호 값이 HIGH를 유지한다. 파워다운 활성화 신호(PDNB, 160) 값이 LOW인 경우-파워다운 모드인 경우- 또는 내부 전원 발생기를 내장한 데이터 병렬화 장치에 전원이 아직 인가되지 않은 경우에는 RST(504) 값이 LOW를 갖는다.
본 발명에서는 데이터 병렬화 장치 내부에 PLL(110) 장치와 그 외의 구성회로에 저전압 및 저 전력을 공급하기 위하여 외부 전원과 별도의 내부 전원을 발생시키기 위한 내부 전원 발생 회로를 설치한다. 즉, 칩 동작을 파워다운 모드(power down mode)-이하 비활성화 상태라고 한다-와 논 파워다운 모드(non power down mode)-이하 활성화 상태라고 한다-로 구분하여 활성화 상태에서 외부 전원을 감압한 기준 전압-VREFP(403)-을 사용하고 비활성화 상태에서는 상기 기준 전압보다도 더 낮은 기준 전압-VREF(405)-을 사용하여 저 전력 칩을 구현한다.
파워다운 모드는 파워다운 활성화 신호(PDNB, 160) 값이 LOW인 경우이며, 비활성화 상태에서 내부 전원 레벨 값은 바람직하게는 2가지 레벨로 선택할 수 있다. 본 발명에서는 내부 전원 레벨을 본딩 패드 입력 신호인 BSIVC(440)를 이용하여 외부 전원 레벨 보다 작은 값으로 설정하거나 GND 레벨로 내리는 방법을 사용한다.
예를 들어, 본딩 패드 입력 신호인 BSIVC(440)에 플로팅(floating) 상태 또는 LOW 값을 인가하는 경우에는 내부 전원 레벨을 외부 전원 레벨 보다 작은 값으로 설정하도록 하고, BSIVC(440)에 HIGH 값을 인가하는 경우에는 내부 전원 레벨을 GND 레벨로 설정하도록 할 수 있다. 또는 BSIVC(440) 값을 그 반대로 하여 설정할 수 도 있음은 물론이다.
도 12a 및 도 13a를 참조하면, 파워다운 활성화 신호(PDNB, 160) 값이 LOW인 비활성화 상태인 경우 BSIVC(440) 값이 플로팅(floating) 상태 또는 LOW 값을 갖는 경우에는 PSIVC(502) 값이 HIGH로 되고 그에 따라 내부 전원 발생회로의 출력 전압인 IVC(409), PLL_IVC(413) 값이 기준 전압 VREFP 보다 0.1V 낮은 전압으로 설정되는 것을 알 수 있다.
또한, 도 12b 및 도 13b를 참조하면, 파워다운 활성화 신호(PDNB, 160) 값이 LOW인 비활성화 상태인 경우 BSIVC(440) 값이 HIGH 값을 갖는 경우에는 PSIVC(502) 값이 LOW로 되고 그에 따라 내부 전원 발생회로의 출력 전압인 IVC(409), PLL_IVC(413) 값이 소정의 시간이 흘러 전류가 모두 소모되면 GND 레벨인 VSS 값으로 떨어지는 것을 알 수 있다.
상기와 같은 내부 전원을 외부 전원 레벨보다 작은 값으로 설정하기 위해서 예를 들어 내부 전원 발생 회로의 출력단을 일정한 저항비로 분압할 수 있다.(도 6b의 R1 및 R2, 도 7b의 R3 및 R4 참조). 또한, 내부 전원 레벨을 GND 레벨로 설정하기 위하여 예를 들어 BSIVC(440)로 제어되는 PSIVC(502)를 제어신호로 사용하여 내부 전원 발생 회로의 출력단-도 8의 NMOS(812)의 드레인 단자-을 제어할 수있다. 자세한 설명은 후술한다.
활성화 기준 전압 발생부(402)는 활성화 상태에서 내부 전원으로 사용될 기준 전압 VREFP(403)을 발생시키는 회로이며 그 구체적인 구현은 저항을 이용한 분압회로를 이용하여 쉽게 할 수 있다. 비활성화 기준 전압 발생부(404)는 파워다운 모드(또는 비활성화 상태)에서 내부 전원으로 사용될 기준 전압 VREF(405)을 발생시키는 회로이며 저항을 이용한 분압회로를 이용하여 쉽게 구현 할 수 있다.
주변 장치용 활성화 상태 내부 전원 발생부(406)는 데이터 병렬화 장치에서 PLL(110) 장치를 제외한 주변 장치에 활성화 상태시 내부 전원을 공급하기 위한 것이며, 주변 장치용 비활성화 상태 내부 전원 발생부(408)는 상기 주변 장치에 비활성화 상태시 내부 전원을 공급하기 위한 것이다. PLL 장치용 활성화 상태 내부 전원 발생부(410)는 데이터 병렬화 장치에서 PLL(110) 장치에 활성화 상태시 내부 전원을 공급하기 위한 것이, PLL 장치용 비활성화 상태 내부 전원 발생부(412)는 PLL(110) 장치에 비활성화 상태시 내부 전원을 공급하기 위한 것이다. 자세한 설명은 후술한다.
본 발명에서는 데이터 병렬화 장치의 내부 구성 회로 중 PLL(110) 회로와 그 외의 주변 장치 회로로 구분하여 서로 다른 내부 전원을 인가한다. 예를 들어 PLL(110) 장치용 내부 전원 레벨을 주변 장치용 내부 전원 레벨보다 더 높게 설정할 수 있다. 도 4b를 참조하면, PLL(110) 구성회로인 전압 제어 오실레이터(VCO, 112), 위상 주파수 검출기(PFD, 114), 전류 증폭부(116)에 PLL 장치용 내부 전원인 PLL_IVC(413)가 인가되고, 데이터 맵핑부(420), 오차 보정부(430) 등에는 주변 장치용 내부 전원인 IVC가 인가된다.
또는, PLL(110) 장치 중에서도 전압 제어 오실레이터(VCO, 112)에만 다른 내부 구성 회로보다 더 높은 내부 전원을 인가할 수도 있다. 도 4a를 참조하면, 전압 제어 오실레이터(VCO, 112)에만 내부 전원인 PLL_IVC(413)가 인가되고, 위상 주파수 검출기(PFD, 114), 전류 증폭부(116), 데이터 맵핑부(420) 및 오차 보정부(430) 등에는 주변 장치용 내부 전원인 IVC가 인가된다.
또는, 내부 구성 회로에 모두 같은 내부 전원을 인가할 수도 있다. 도 4c를 참조하면, 내부 구성 회로에 모두 내부 전원인 IVC(409)가 인가된다.
PLL 장치(110)는 전압 제어 오실레이터(VCO, 112), 위상 주파수 검출기(PFD, 114) 및 전류 증폭부(116) 등으로 구성되며 외부 클럭에 동기된 PLL 출력 신호(예를 들어, PLL<0>, PLL<1>, ..., PLL<6>)를 발생시킨다.
도 9는 본 발명의 바람직한 일 실시예에 따른 내부 전원 발생기를 내장한 데이터 병렬화 장치에 있어서 PLL(110) 장치의 전압 제어 오실레이터(VCO, 112)의 구성을 나타낸 회로도이다.
도 9를 참조하면, 본 발명인 데이터 병렬화 장치에 있어서 전압 제어 오실레이터(VCO, 112)는 7개의 인버터가 귀환적으로 직렬로 연결되고, 내부 전원 발생기로부터 PLL(110) 장치용 내부 전원인 PLL_IVC(413)을 공급받아 작동된다. 데이터 병렬화 장치에 사용되는 전압 제어 오실레이터(VCO, 112)는 외부 클럭(CLK) 신호를 이용하여 서로 다른 위상으로 7 분주된 PLL 출력-PLL<0>, PLL<1>, ..., PLL<6>-을 발생시킨다. 상기 PLL 출력 신호는 복수의 채널 단(120)을 거쳐 데이터맵핑부(420)로 제공되어 직렬화된 데이터를 병렬화 하는데 사용된다.
PLL 출력 신호는 PLL 장치(110)에 연결된 코딩부(414)에 의해 복수의 채널 단-예를 들어 채널<0>, 채널<1>, ..., 채널<N>- 각각의 채널 단에 미리 정해진 순서대로 할당된 후 데이터 맵핑부(420)로 입력된다.
본 발명인 데이터 병렬화 장치는 클럭 동기 회로로 PLL(110) 회로 대신에 지연 동기 루프(DLL, Delay Lock Loop) 회로를 사용할 수 도 있다.
데이터 맵핑부(420)는 직렬 입력되는 데이터를 PLL 출력 신호를 이용하여 병렬화 하는 기능을 수행한다. 본 발명의 내부 전원 발생기를 내장한 데이터 병렬화 장치에 있어서의 데이터 맵핑부(420)의 구체적 구현 회로를 도 10a 및 도 10b에 도시하였다. 자세한 설명은 후술한다.
오차 보정부(430)는 데이터 맵핑부(420)의 출력을 입력받아 출력 버퍼부(150)의 입력으로 쓰기 전에 양자간의 스큐(skew)를 제거해주는 역할을 수행한다.(도 11 참조)
출력 버퍼부(150)는 TTL(Transfer to Transfer Logic) 버퍼로 구성되어 오차 보정부(430)를 거친 각각의 병렬화된 데이터를 고속 전송하기 위한 출력단이다.
도 6a는 본 발명의 바람직한 일 실시예에 따른 내부 전원 발생기를 내장한 데이터 병렬화 장치의 주변 장치용 활성화 상태 내부 전원 발생부(406)의 구성을 나타내는 회로도이다. 주변 장치용 활성화 상태 내부 전원 발생부(406)는 활성화 상태시 주변 장치에 공급되는 내부 전원을 발생시키는 장치로서 차동 증폭기로 구성할 수 있다.
도 6a를 참조하면, 주변 장치용 활성화 상태 내부 전원 발생부(406)는 2개의 PMOS 트랜지스터를 이용하여 전류 미러(mirror)형으로 구성된 부분(602), 상기 PMOS 트랜지스터 드레인 단자에 드레인 단자가 연결되고, 활성화 상태시의 기준 전압(VREFP, 403)을 게이트 입력으로 하는 NMOS 트랜지스터(604a), NMOS 트랜지스터(604a)의 드레인 단자에 드레인 단자가 결합되고 파워다운 활성화 신호(PDNB, 160)를 게이트 입력으로 하는 NMOS 트랜지스터(606), 소오스 단자가 외부 전원(EVCC)과 결합되고 파워다운 활성화 신호(PDNB, 160)를 게이트 입력으로 하는 PMOS 트랜지스터(608), 소오스 단자가 외부 전원(EVCC)과 결합되고 게이트 단자가 PMOS 트랜지스터(608)의 드레인 단자와 결합된 PMOS 트랜지스터(612), 소오스 단자가 외부 전원(EVCC)과 결합되고 게이트 단자가 PMOS 트랜지스터(608)의 드레인 단자, PMOS 트랜지스터(612)의 게이트 단자 및 상기 전류 미러형 PMOS 트랜지스터의 드레인 단자와 결합된 PMOS 트랜지스터(610), 드레인 단자가 상기 전류 미러형 PMOS 트랜지스터의 드레인 단자에 결합되고 소오스 단자가 상기 NMOS 트랜지스터(604a)의 소오스 단자에 결합되며 게이트 단자가 상기 PMOS 트랜지스터(610, 612)의 드레인 단자와 결합되고 IVC(409)를 피드백하여 게이트 입력으로 하는 NMOS 트랜지스터(604b)를 포함한다.
활성화 상태시에는 주변 장치용 활성화 상태 내부 전원 발생 회로(406)는 활성화되며 그 출력 전압은 VREFP(403) 레벨이 유지되도록 동작하고, 비활성화 상태시에는 주변 장치용 활성화 상태 내부 전원 발생 회로(406)는 비활성화(OFF)된다.
비활성화 상태시 주변 장치용 활성화 상태 내부 전원 발생 회로(406)를 오프시키기 위해 파워다운 활성화 신호(PDNB, 160)를 게이트 입력으로 한 NMOS 트랜지스터(606)를 전류 경로의 스위치로 사용함으로써 전류 경로를 차단한다.
도 6b는 본 발명의 바람직한 일 실시예에 따른 내부 전원 발생기를 내장한 데이터 병렬화 장치의 주변 장치용 비활성화 상태 내부 전원 발생부(408)의 구성을 나타내는 회로도이다. 주변 장치용 비활성화 상태 내부 전원 발생부(408)는 비활성화 상태시 주변 장치에 공급되는 내부 전원을 발생시키는 장치로서 차동 증폭기로 구성할 수 있다.
도 6b를 참조하면, 주변 장치용 비활성화 상태 내부 전원 발생부(408)는 2개의 PMOS 트랜지스터를 이용하여 전류 미러형으로 구성된 부분(602), 상기 전류 미러형 PMOS 트랜지스터의 드레인 단자에 드레인 단자가 결합되어 비활성화 상태시의 기준 전압(VREF, 405)을 게이트 입력으로 하는 NMOS 트랜지스터(620a), NMOS 트랜지스터(620a)의 드레인 단자에 드레인 단자가 결합되고 VREF(405)를 게이트 입력으로 하는 NMOS 트랜지스터(622), 드레인 단자가 NMOS 트랜지스터(622)의 소오스 단자에 결합되고 비활성화 상태시 내부 전원 레벨 설정 신호(PSIVC, 502)를 게이트 입력으로 하는 NMOS 트랜지스터(624), 소오스 단자가 외부 전원(EVCC)과 결합되고 게이트 단자가 상기 전류 미러형 PMOS 트랜지스터의 드레인 단자에 결합된 PMOS 트랜지스터(626), PMOS 트랜지스터(626)의 드레인 단자에 직렬로 결합된 저항(R1, R2), 드레인 단자가 R2 저항의 일단에 결합되고 PSIVC(502) 신호를 게이트 입력으로 하는 NMOS 트랜지스터(632), 드레인 단자가 상기 전류 미러형 PMOS 트랜지스터의 드레인 단자에 결합되고 소오스 단자가 NMOS 트랜지스터(620a)의 소오스 단자에결합되며 R1, R2 저항의 연결점과 연결되어 R1, R2 저항에 의한 분압된 전압을 피드백하여 게이트 입력으로 하는 NMOS 트랜지스터(620b)를 포함한다.
활성화 상태시에는 주변 장치용 비활성화 상태 내부 전원 발생 회로(408)는 활성화되며 그 출력 전압은 VREFP(403) 레벨이 유지되도록 동작하고, 비활성화 상태시에는 내부 전원 레벨 설정 신호(PSIVC, 502)를 제어 입력으로 하여 출력 전압 레벨을 조절한다. PSIVC(502)를 이용하여 출력 전압 레벨을 조정하기 위하여 PSIVC(502)를 NMOS 트랜지스터(624, 632)의 게이트 입력으로 하여 전류 경로의 스위치로 사용함으로써 비활성화 상태시 접지 전위로의 전류 경로를 차단한다.
주변 장치용 비활성화 상태 내부 전원 발생 회로(408)의 동작을 설명하면, PSIVC(502)가 HIGH 인 경우에는 NMOS 트랜지스터(622, 624, 632)가 턴 온 되어 출력 전압은 소정 저항비로 분압된 값을 갖고, PSIVC(502)가 LOW인 경우에는 NMOS 트랜지스터(624, 632)가 턴 오프 되어 일정 시간이 지나 전류가 모두 소모되면 GND 레벨의 전위를 갖는다.
도 7a는 본 발명의 바람직한 일 실시예에 따른 내부 전원 발생기를 내장한 데이터 병렬화 장치의 PLL 장치용 활성화 상태 내부 전원 발생부(410)의 구성을 나타내는 회로도이다. 이하, 도 6a의 회로와 차이점을 위주로 설명한다.
도 6a에서는 VREFP(403)을 게이트 입력으로 하는 NMOS 트랜지스터(604a)를 1개 사용하고, 도 7a에서는 2개의 NMOS 트랜지스터(604a, 604b)를 사용하여 도 7a의 경우가 도 6a 보다 NMOS 트랜지스터의 접합 면적이 크다는 점이다.
또한, 외부 전원(EVCC)과 출력인 내부 전원간에 존재하는 PMOS 트랜지스터로도 7a 에서는 1개의 PMOS 트랜지스터(610)를 사용하여 도 6a 에서 2개의 PMOS 트랜지스터(610, 612)를 사용하는 경우보다 PMOS 트랜지스터의 접합 면적이 작다는 점이다.
활성화 상태시에는 PLL 장치용 활성화 상태 내부 전원 발생 회로(410)는 활성화되며 그 출력 전압은 VREFP(403) 레벨이 유지되도록 동작하고, 비활성화 상태시에는 주변 장치용 활성화 상태 내부 전원 발생 회로(410)는 비활성화(OFF)된다.
도 7b는 본 발명의 바람직한 일 실시예에 따른 내부 전원 발생기를 내장한 데이터 병렬화 장치의 PLL 장치용 비활성화 상태 내부 전원 발생부(412)의 구성을 나타내는 회로도이다. 도 7b의 회로 구성은 도 6b의 회로 구성 및 동작이 동일하므로 설명은 생략한다. 도 6a와의 차이점은 도 7b에서 비활성화 상태시 PLL 장치에 공급하는 내부 전원이 도 6b의 주변 장치에 공급하는 내부 전원 레벨보다 크다는 점이다.
도 8은 본 발명의 바람직한 일 실시예에 따른 내부 전원 발생기를 내장한 데이터 병렬화 장치의 주변 장치 및 PLL 장치 겸용 비활성화 상태 내부 전원 발생부의 구성을 나타내는 회로도이다. 이하, 도 8의 주변 장치 및 PLL 장치 겸용 비활성화 상태 내부 전원 발생부의 구현 회로와 도 6b 및 도 7b의 회로와의 차이점을 위주로 설명한다.
도 8의 주변 장치 및 PLL 장치 겸용 비활성화 상태 내부 전원 발생부 회로는 내부 전원 출력단에 저항을 구비하지 않는 점이 도 6b 및 도 7b의 회로와의 차이점이다. 동작 원리는 도 6b 및 도 7b의 회로와 동일하며 PSIVC(502) 제어 신호에 의하여 비활성화 상태에서 출력 내부 전원 값은 GND 레벨로 내려가도록 작동한다.
본 발명에서는 사용하는 인버터 래치의 수를 서로 달리하는 제1 및 제2 데이터 맵핑부 2개를 사용하여 직렬화된 데이터를 병렬화한다.
제1 데이터 맵핑부(도 10a)는 내부 전원 발생부의 출력 전압을 전원으로 사용하고, 3개의 PLL 출력 신호를 입력받아 2단의 인버터 래치를 이용하여 직렬 입력된 소정 개수의 데이터를 클럭을 기준으로 병렬 상태로 한 주기동안 래치하여 병렬 데이터로 변환한다. 제2 데이터 맵핑부(도 10b 참조)는 제1 데이터 맵핑부에서 사용하는 PLL 출력 신호와 다른 나머지 3개의 클럭 동기 신호를 입력받아 3단의 인버터 래치를 이용하여 직렬 입력된 소정 개수의 데이터를 클럭을 기준으로 병렬 상태로 한 주기동안 래치하여 병렬 데이터로 변환한다.
도 10a를 참조하면, 데이터 맵핑부(420) 중 제1 데이터 맵핑부는 RLB(202) 신호를 입력으로 하는 인버터, 상기 인버터를 입력으로 하고 PLL<6>을 2개의 직렬 연결된 인버터를 거쳐 제어 입력으로 하는 트랜스퍼 트랜지스터(1012), 트랜스퍼 트랜지스터(1012)의 출력을 입력으로 하고 입력단에는 RSTB(506)를 게이트 입력으로 하는 PMOS 트랜지스터의 드레인 단자가 연결되고 또한 출력단과 입력단간에 귀환적으로 연결된 인버터를 가지는 인버터 래치(1014), 인버터 래치(1014)의 출력을 입력으로 하고 PLL<2>, PLL<3> 신호를 NAND 회로(1010)와 인버터를 거쳐 제어 입력으로 하는 트랜스퍼 트랜지스터(1016), 트랜스퍼 트랜지스터(1016)의 출력을 입력으로 하고 또한 입력단에는 RST(504) 신호를 게이트 입력으로 하는 NMOS 트랜지스터가 결합한 인버터 래치(1018), 인버터 래치(10180의 출력단과 입력단간에 귀환적으로 결합된 인버터를 포함한다.
데이터 맵핑부(420) 중 제1 데이터 맵핑부는 직렬 입력된 데이터를 인버터를 거쳐 입력받고 PLL<6>을 2개의 인버터를 거쳐 트랜스퍼 트랜지스터(1012)의 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트로 입력받는다.
첫째 단의 인버터 래치(1014)는 트랜스퍼 트랜지스터(1012)의 출력단에 결합하여 트랜스퍼 트랜지스터(1014)의 출력을 래치한다.
트랜스퍼 트랜지스터(1016)는 인버터 래치(1014)의 출력단을 입력으로 하고 PLL<2>, PLL<3> 신호를 NAND 회로(1010)의 입력으로 받아 NAND 회로(1010)의 출력을 게이트 입력으로 하여 PLL<2>, PLL<3> 신호가 모두 HIGH 레벨일 경우 트랜스퍼 트랜지스터(1012)의 출력을 통과시킨다. 둘째 단의 인버터 래치(1018)는 트랜스퍼 트랜지스터(1016)의 출력단에 결합하여 트랜스퍼 트랜지스터(1016)의 출력을 래치하여 출력한다. 상기 각각의 인버터 래치(1014, 1018)는 리셋(RST, 504; RSTB, 506) 신호를 이용하여 오프(OFF)될 수 있다.
도 10b를 참조하면, 제2 데이터 맵핑부(도 10b 참조)는 RLB(202) 신호를 입력으로 하는 인버터, 상기 인버터를 입력으로 하고 PLL<1>을 2개의 직렬 연결된 인버터를 거쳐 제어 입력으로 하는 트랜스퍼 트랜지스터(1052), 트랜스퍼 트랜지스터(1052)의 출력을 입력으로 하고 입력단에는 RSTB(506)를 게이트 입력으로 하는 PMOS 트랜지스터의 드레인 단자가 연결되고 또한 입력단과 출력단을 귀환적으로 연결시키는 인버터가 결합된 인버터 래치(1054), 인버터 래치(1054)의 출력을 입력으로 하고 PLL<4>, PLL<5> 신호를 NAND 회로(1010)와 인버터를 거쳐 제어입력으로 하는 트랜스퍼 트랜지스터(1056), 트랜스퍼 트랜지스터(1056)의 출력을 입력으로 하고 입력단에는 RST(504) 신호를 게이트 입력으로 하는 NMOS 트랜지스터가 결합하고 또한 출력단과 입력단간에는 귀환적으로 연결된 인버터를 가지는 인버터 래치(1058), 인버터 래치(1058)의 출력을 입력으로 하고 PLL<1>을 2개의 직렬 연결된 인버터를 거쳐 제어 입력으로 하는 트랜스퍼 트랜지스터(1060), 트랜스퍼 트랜지스터(1060)의 출력을 입력으로 하고 입력단에는 RSTB(506) 신호를 게이트 입력으로 하는 PMOS 트랜지스터가 결합하고 또한 출력단과 입력단간에 귀환적으로 연결된 인버터를 가지는 인버터 래치(1058), 인버터 래치(1058)의 출력단에 결합된 인버터를 포함한다.
제2 데이터 맵핑부(도 10b 참조)는 직렬 입력된 데이터를 인버터 입력단을 통하여 입력받고, 트랜스퍼 트랜지스터(1052)는 PLL<1> 신호를 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트 입력으로 받는다.
첫째 단의 인버터 래치(1054)는 트랜스퍼 트랜지스터(1052)의 출력단에 결합하여 트랜스퍼 트랜지스터(1052)의 출력을 래치한다.
트랜스퍼 트랜지스터(1056)는 첫째 단의 인버터 래치(1054)의 출력단을 입력으로 하고 PLL<4>, PLL<5> 신호를 NAND 회로(1050)의 입력으로 받아 NAND 회로(1050)의 출력을 게이트 입력으로 하여 PLL<4>, PLL<5> 신호가 모두 HIGH 레벨일 경우 트랜스퍼 트랜지스터(1056)의 출력을 통과시킨다. 둘째 단의 인버터 래치(1058)는 트랜스퍼 트랜지스터(1056)의 출력단에 결합되어 트랜스퍼 트랜지스터(1056)의 출력을 래치한다.
트랜스퍼 트랜지스터(1060)는 둘째 단의 인버터 래치(1056)의 출력을 입력으로 하고 PLL<1> 신호를 게이트 입력으로 받아 PLL<1> 신호가 HIGH 인 경우에 둘째 단의 인버터 래치(1056)의 출력을 통과시킨다. 셋째 단의 인버터 래치(1062)는 트랜스퍼 트랜지스터(1060)의 출력단에 결합하여 트랜스퍼 트랜지스터(1060)의 출력 전압을 래치한다. 셋째 단의 인버터 래치(1062)의 출력은 다시 반전되어 RLD(204) 신호로 출력된다. 상기 각각의 인버터 래치(1054, 1058, 1062)는 리셋(RST, 504; RSTB, 506) 신호를 이용하여 오프(OFF)될 수 있다.
도 11은 본 발명의 바람직한 일 실시예에 따른 내부 전원 발생기를 내장한 데이터 병렬화 장치에 있어서 오차 보정부(430)의 구성을 나타낸 회로도이다.
도 11을 참조하면, 오차 보정부(430)는 외부 전원(EVCC)을 공급받아 각각의 게이트 단자가 다른 PMOS 트랜지스터의 드레인에 연결되는 2개의 PMOS 트랜지스터, RLD<i> 신호를 인버터(1102)를 통하여 게이트 입력으로 하는 NMOS 트랜지스터(1106), RSTB(506) 신호를 게이트 입력으로 하고 드레인 단자가 NMOS 트랜지스터(1106)의 소오스 단자와 결합되는 NMOS 트랜지스터(1110), 외부 전원(EVCC)을 인가 받아 상기 2개의 PMOS 트랜지스터의 드레인 출력과 RST(504) 신호를 입력으로 받는 NOR 회로(1112), 드레인 단자가 상기 2개의 PMOS 트랜지스터의 드레인 출력과 결합하고 소오스 단자가 NMOS 트랜지스터(1106)의 소오스 단자와 결합하고 RLD<i> 신호를 2개의 인버터(1102, 1104)를 거쳐 게이트 입력으로 하는 NMOS 트랜지스터(1108)를 포함한다.
오차 보정부(430)는 상기와 같이 차동 증폭기로 구성된 레벨 쉬프터와 NOR회로(1112)를 이용하여 내부 전원 레벨을 외부 전원 레벨의 신호로 변환하고, 각 데이터간 지연 시간의 차이에 따르는 스큐(skew) 현상을 방지하는 역할을 한다.
도 14는 본 발명의 바람직한 일 실시예에 따른 내부 전원 발생기를 내장한 데이터 병렬화 장치에 있어서 서로 다른 개수의 인버터 래치를 가진 데이터 맵핑 회로를 이용하여 직렬화된 데이터를 병렬화시켜 생성된 출력 신호를 나타낸 타이밍도이다.
도 14를 참조하면, PLL<6> 와 직렬 입력된 데이터인 RLB<6>은 도 10a에서 설명한 바와 같이 2단계의 인버터 래치를 통하여 병렬화 과정을 거치고, PLL<1> 와 직렬 입력된 데이터인 RLB<1>은 도 10b에서 설명한 바와 같이 3단계의 인버터 래치를 통하여 병렬화 과정을 거친다. 즉, 외부 클럭에 동기화된 PLL<6> 신호의 하강 에지에서 직렬 입력 데이터인 RLB<6>를 래치하여 병렬화 시키고, 외부 클럭에 동기화된 PLL<1> 신호의 하강 에지에서 직렬 입력 데이터인 RLB<1>를 래치하여 병렬화 시킨다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명에 따른 내부 전원 발생 회로를 가지는 데이터 병렬화 장치 및 방법은 외부 전원을 감압하여 독립적인 내부 전원을 발생시킴으로써 전류 손실을 최소화하여 저전압 및 저 전력으로 동작할 수 있는 효과가 있다.
또한, 본 발명은 특히, 파워다운시 전류 손실을 최소화하여 저전압 및 저 전력으로 동작할 수 있는 효과도 있다.
또한, 본 발명은 내부 전원 발생 회로를 다수 개로 분리하여 각각 독립적으로 내부 전원을 공급함으로써 외부 전압 변동에 상관없이 안정된 동작을 보장할 수 있는 효과도 있다.

Claims (24)

  1. 클럭 동기 회로를 이용하여 입력 신호 및 입력 데이터를 외부 클럭에 동기시켜 입력 데이터를 직렬에서 병렬로 변환하거나 병렬에서 직렬로 변환하는 반도체 장치에 있어서,
    외부 클럭, 데이터, 파워다운 모드 설정 신호 및 내부 전원 레벨 설정 신호 중 적어도 하나를 입력받는 입력 처리부;
    외부 전원을 입력받아 외부 전원을 소정 크기로 감압한 기준 전압을 제공하는 기준 전압 발생부; 및
    상기 입력 처리부의 출력단 및 상기 기준 전압 발생부의 출력단에 각각 결합되어 있고, 상기 파워다운 모드 설정 신호에 상응하여 상기 기준 전압을 입력받아 상기 반도체 장치의 내부 회로에 공급할 내부 전원을 발생시키는 내부 전원 발생부
    를 포함하며,
    상기 기준 전압 발생부는
    활성화 상태 기준 전압을 제공하는 활성화 기준 전압 발생부; 및
    비활성화 상태 기준 전압을 제공하는 비활성화 기준 전압 발생부
    를 포함하되,
    상기 내부 전원은 활성화 상태에서의 레벨과 비활성화 상태에서의 레벨이 서로 다른 것을 특징으로 하는 내부 전원 발생 회로를 가진 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 내부 전원 발생부는
    활성화 상태시, 상기 활성화 상태 기준 전압을 입력받아 상기 반도체 장치의 구성 회로 중 상기 클럭 동기 회로를 제외한 내부 구성 회로에 활성화 상태 내부 전원을 공급하는 주변 장치용 활성화 상태 내부 전원 발생부;
    활성화 상태시, 상기 활성화 상태 기준 전압을 입력받아 상기 반도체 장치의 구성 회로 중 상기 클럭 동기 회로에 활성화 상태 내부 전원을 공급하는 클럭 동기 회로용 활성화 상태 내부 전원 발생부;
    비활성화 상태시, 상기 비활성화 상태 기준 전압 및 내부 전원 레벨 설정 신호를 입력받아 상기 반도체 장치의 구성 회로 중 상기 클럭 동기 회로를 제외한 내부 구성 회로에 비활성화 상태 내부 전원을 공급하는 주변 장치용 비활성화 상태 내부 전원 발생부; 및
    비활성화 상태시, 상기 비활성화 상태 기준 전압 및 내부 전원 레벨 설정 신호를 입력받아 상기 반도체 장치의 구성 회로 중 상기 클럭 동기 회로에 비활성화 상태 내부 전원을 공급하는 클럭 동기 회로용 비활성화 상태 내부 전원 발생부
    를 포함하는 것을 특징으로 하는 내부 전원 발생 회로를 가진 반도체 장치.
  4. 제3항에 있어서,
    활성화 상태시에는 상기 주변 장치용 활성화 상태 내부 전원 발생부, 클럭 동기 회로용 활성화 상태 내부 전원 발생부, 주변 장치용 비활성화 상태 내부 전원 발생부 및 클럭 동기 회로용 비활성화 상태 내부 전원 발생부가 활성화되고,
    비활성화 상태시에는 상기 주변 장치용 비활성화 상태 내부 전원 발생부 및 클럭 동기 회로용 비활성화 상태 내부 전원 발생부가 활성화되는 것을 특징으로 하는 내부 전원 발생 회로를 가진 반도체 장치.
  5. 제3항에 있어서,
    활성화 상태 또는 비활성화 상태에서, 상기 클럭 동기 회로용 내부 전원 발생부로부터 출력된 내부 전원 레벨과 상기 주변 장치용 내부 전원 발생부로부터 출력된 내부 전원 레벨이 서로 다른 것을 특징으로 하는 내부 전원 발생 회로를 가진 반도체 장치.
  6. 제3항에 있어서,
    활성화 상태 또는 비활성화 상태에서, 상기 클럭 동기 회로용 내부 전원 발생부로부터 출력된 내부 전원 레벨이 상기 주변 장치용 내부 전원 발생부로부터 출력된 내부 전원 레벨보다 더 높은 것을 특징으로 하는 내부 전원 발생 회로를 가진반도체 장치.
  7. 제3항에 있어서,
    비활성화 상태에서 상기 내부 전원 레벨 설정 신호가 제1 레벨인 경우에, 상기 클럭 동기 회로용 비활성화 상태 내부 전원 발생부의 출력 전압이 상기 외부 전원 레벨보다 낮은 소정 레벨의 전압으로 설정되고,
    비활성화 상태에서 상기 내부 전원 레벨 설정 신호가 제2 레벨인 경우에, 상기 클럭 동기 회로용 비활성화 상태 내부 전원 발생부의 출력 전압이 접지 전위 레벨로 설정되는 것
    을 특징으로 하는 내부 전원 발생 회로를 가진 반도체 장치.
  8. 제3항에 있어서,
    상기 주변 장치용 활성화 상태 내부 전원 발생부는
    소오스 단자가 외부 전원과 결합되고 게이트 단자끼리 서로 결합되고 상기 게이트 단자는 제2 PMOS 트랜지스터의 드레인 단자에 결합되는 제1 및 제2 PMOS 트랜지스터;
    드레인 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 결합되고 상기 활성화 상태시의 기준 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터;
    드레인 단자가 상기 제1 NMOS 트랜지스터의 소오스 단자에 결합되고 파워다운 활성화 신호를 전류 경로의 스위치로 사용하기 위하여 게이트 입력으로 하여 접지 전위로의 전류 경로를 형성하는 제3 NMOS 트랜지스터;
    소오스 단자가 상기 외부 전원과 결합되고 파워다운 활성화 신호를 게이트 입력으로 하는 제3 PMOS 트랜지스터;
    소오스 단자가 상기 외부 전원과 결합되고 게이트 단자가 상기 제3 PMOS 트랜지스터의 드레인 단자와 결합되고 드레인 단자가 상기 주변 장치용 활성화 상태 내부 전원 발생부의 내부 전원을 출력시키기 위한 출력 단자로 사용되는 제4 PMOS 트랜지스터;
    소오스 단자가 상기 외부 전원과 결합되고 게이트 단자가 상기 제3 PMOS 트랜지스터의 드레인 단자 및 상기 제1 PMOS 트랜지스터의 드레인 단자와 결합된 제5 PMOS 트랜지스터; 및
    드레인 단자가 상기 제2 PMOS 트랜지스터의 드레인 단자에 결합되고 소오스 단자가 상기 제1 NMOS 트랜지스터의 소오스 단자에 결합되며 게이트 단자가 상기 제4 및 제5 PMOS 트랜지스터의 드레인 단자와 결합되고 상기 주변 장치용 활성화 상태 내부 전원 발생부의 출력 내부 전원을 피드백하여 게이트 입력으로 하는 제2 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 내부 전원 발생 회로를 가진 반도체 장치.
  9. 제3항에 있어서,
    상기 주변 장치용 비활성화 상태 내부 전원 발생부는
    소오스 단자가 외부 전원과 결합되고 게이트 단자끼리 서로 결합되고 상기 게이트 단자는 제2 PMOS 트랜지스터의 드레인 단자에 결합되는 제1 및 제2 PMOS 트랜지스터;
    드레인 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 결합되고 상기 비활성화 상태 기준 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터;
    드레인 단자가 상기 제1 NMOS 트랜지스터의 소오스 단자에 결합되고 상기 비활성화 상태 기준 전압을 게이트 입력으로 하는 제3 NMOS 트랜지스터;
    드레인 단자가 상기 제3 NMOS 트랜지스터의 소오스 단자에 결합되고 소오스 단자가 접지 전원에 결합하며 비활성화 상태시 내부 전원 레벨 설정 신호를 게이트 입력으로 하는 제4 NMOS 트랜지스터;
    소오스 단자가 상기 외부 전원과 결합되고 게이트 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 결합된 제3 PMOS 트랜지스터;
    상기 제3 PMOS 트랜지스터의 드레인 단자에 일단이 결합된 제1 저항 및 상기 제1 저항의 타단에 일단이 결합된 제2 저항;
    드레인 단자가 상기 제2 저항의 타단에 결합되고 소오스 단자가 상기 접지 전원에 결합되고 상기 비활성화 상태시 내부 전원 레벨 설정 신호를 전류 경로의 스위치로 사용하기 위하여 게이트 입력으로 하는 제5 NMOS 트랜지스터; 및
    드레인 단자가 상기 제2 PMOS 트랜지스터의 드레인 단자에 결합되고 소오스단자가 상기 제1 NMOS 트랜지스터의 소오스 단자에 결합되며 상기 제2 저항의 일단과 연결되어 상기 제1 및 제2 저항에 의해 분압된 전압을 피드백하여 게이트 입력으로 하는 제2 NMOS 트랜지스터
    를 포함하되, 제3 PMOS 트랜지스터의 드레인 단자를 출력 단자로 하고 상기 비활성화 상태시 내부 전원 레벨 설정 신호에 상응하여 상기 출력 단자 전압이 접지 전위 레벨 또는 상기 외부 전원보다 작은 소정 크기의 내부 전원 전위 레벨을 갖는 것을 특징으로 하는 내부 전원 발생 회로를 가진 반도체 장치.
  10. 제3항에 있어서,
    상기 클럭 동기 회로용 활성화 상태 내부 전원 발생부는
    소오스 단자가 외부 전원과 결합되고 게이트 단자끼리 서로 결합되고 상기 게이트 단자는 제2 PMOS 트랜지스터의 드레인 단자에 결합되는 제1 및 제2 PMOS 트랜지스터;
    드레인 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 결합되고 상기 활성화 상태 기준 전압을 게이트 입력으로 하는 서로 병렬 연결된 제1 및 제2 NMOS 트랜지스터;
    드레인 단자가 상기 제1 및 제2 NMOS 트랜지스터의 소오스 단자에 결합되고 파워다운 활성화 신호를 전류 경로의 스위치로 사용하기 위하여 게이트 입력으로 하여 접지 전위로의 전류 경로를 형성하는 제4 NMOS 트랜지스터;
    소오스 단자가 상기 외부 전원과 결합되고 파워다운 활성화 신호를 게이트 입력으로 하는 제3 PMOS 트랜지스터;
    소오스 단자가 상기 외부 전원과 결합되고 게이트 단자가 상기 제3 및 제1 PMOS 트랜지스터의 드레인 단자와 결합되며 드레인 단자가 상기 클럭 동기 회로용 활성화 상태 내부 전원 발생부의 내부 전원을 출력시키기 위한 출력 단자로 사용되는 제4 PMOS 트랜지스터; 및
    드레인 단자가 상기 제2 PMOS 트랜지스터의 드레인 단자에 결합되고 소오스 단자가 상기 제1 및 제2 NMOS 트랜지스터의 소오스 단자에 결합되며 게이트 단자가 상기 제4 PMOS 트랜지스터의 드레인 단자와 결합되고 상기 클럭 동기 회로용 활성화 상태 내부 전원 발생부의 출력 내부 전원을 피드백하여 게이트 입력으로 하는 제3 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 내부 전원 발생 회로를 가진 반도체 장치.
  11. 제3항에 있어서,
    상기 클럭 동기 회로용 비활성화 상태 내부 전원 발생부는
    소오스 단자가 외부 전원과 결합되고 게이트 단자끼리 서로 결합되고 상기 게이트 단자는 제2 PMOS 트랜지스터의 드레인 단자에 결합되는 제1 및 제2 PMOS 트랜지스터;
    드레인 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 결합되고 상기 비활성화 상태 기준 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터;
    드레인 단자가 상기 제1 NMOS 트랜지스터의 소오스 단자에 결합되고 상기 비활성화 상태 기준 전압을 게이트 입력으로 하는 제3 NMOS 트랜지스터;
    드레인 단자가 상기 제3 NMOS 트랜지스터의 소오스 단자에 결합되고 상기 내부 전원 레벨 설정 신호를 전류 경로의 스위치로 사용하기 위하여 게이트 입력으로 하여 접지 전위로의 전류 경로를 형성하는 제4 NMOS 트랜지스터;
    소오스 단자가 상기 외부 전원과 결합되고 게이트 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 결합된 제3 PMOS 트랜지스터;
    상기 제3 PMOS 트랜지스터의 드레인 단자에 일단이 결합된 제1 저항 및 상기 제1 저항의 타단에 일단이 결합된 제2 저항;
    드레인 단자가 상기 제2 저항의 타단에 결합되고 소오스 단자가 상기 접지 전원에 결합하며 상기 내부 전원 레벨 설정 신호를 게이트 입력으로 하는 제5 NMOS 트랜지스터; 및
    드레인 단자가 상기 제2 PMOS 트랜지스터의 드레인 단자에 결합되고 소오스 단자가 상기 제1 NMOS 트랜지스터의 소오스 단자에 결합되며 상기 제2 저항의 일단에 결합하여 상기 제1 및 제2 저항에 의한 분압된 전압을 피드백하여 게이트 입력으로 하는 제2 NMOS 트랜지스터
    를 포함하되, 제3 PMOS 트랜지스터의 드레인 단자를 출력 단자로 하고 상기 내부 전원 레벨 설정 신호에 상응하여 상기 출력 단자 전압이 접지 전위 레벨 또는 상기 외부 전원보다 작은 소정 크기의 내부 전원 전위 레벨을 갖는 것을 특징으로하는 내부 전원 발생 회로를 가진 반도체 장치.
  12. 제3항에 있어서,
    상기 클럭 동기 회로용 비활성화 상태 내부 전원 발생부 및 상기 주변 장치용 비활성화 상태 내부 전원 발생부는
    소오스 단자가 외부 전원과 결합되고 게이트 단자끼리 서로 결합되고 상기 게이트 단자는 제2 PMOS 트랜지스터의 드레인 단자에 결합되는 제1 및 제2 PMOS 트랜지스터;
    드레인 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 결합되고 상기 비활성화 상태시의 기준 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터;
    드레인 단자가 상기 제1 NMOS 트랜지스터의 소오스 단자에 결합되고 상기 비활성화 상태시의 기준 전압을 게이트 입력으로 하는 제3 NMOS 트랜지스터;
    드레인 단자가 상기 제3 NMOS 트랜지스터의 소오스 단자에 결합되고 상기 내부 전원 레벨 설정 신호를 전류 경로의 스위치로 사용하기 위하여 게이트 입력으로 하여 접지 전위로의 전류 경로를 형성하는 제4 NMOS 트랜지스터;
    소오스 단자가 상기 외부 전원과 결합되고 게이트 단자가 상기 제1 PMOS 트랜지스터의 드레인 단자에 결합된 제3 PMOS 트랜지스터;
    드레인 단자가 상기 제3 PMOS 트랜지스터의 드레인 단자에 결합되고 상기 내부 전원 레벨 설정 신호를 게이트 입력으로 하는 제5 NMOS 트랜지스터; 및
    드레인 단자가 상기 제2 PMOS 트랜지스터의 드레인 단자에 결합되고 소오스 단자가 상기 제1 NMOS 트랜지스터의 소오스 단자에 결합되며 게이트 단자가 상기 제3 PMOS 트랜지스터의 드레인 단자와 결합되는 제5 NMOS 트랜지스터
    를 포함하되, 제3 PMOS 트랜지스터의 드레인 단자를 출력 단자로 하고 상기 내부 전원 레벨 설정 신호 레벨에 상응하여 상기 출력 단자 전압이 접지 전위 레벨 또는 상기 외부 전원보다 작은 소정 크기의 내부 전원 전위 레벨을 갖는 것을 특징으로 하는 내부 전원 발생 회로를 가진 반도체 장치.
  13. 제1항에 있어서,
    상기 활성화 기준 전압 발생부 및 비활성화 기준 전압 발생부는
    상기 외부 전원과 접지 전위간에 연결되어 소정의 저항비 또는 트랜지스터의 저항비에 따른 출력 전압을 각각 발생시키되, 상기 활성화 기준 전압 발생부의 출력 전압은 상기 비활성화 기준 전압 발생부의 출력 전압보다 2배 이상 큼을 특징으로 하는 내부 전원 발생 회로를 가진 반도체 장치.
  14. 외부 클럭, 데이터, 파워다운 모드 설정 신호 및 내부 전원 레벨 설정 신호 중 적어도 하나를 입력받는 입력 처리부;
    외부 전원을 입력받아 외부 전원을 소정 크기로 감압한 기준 전압을 제공하는 기준 전압 발생부;
    상기 입력 처리부의 출력단 및 상기 기준 전압 발생부의 출력단에 각각 결합하고 상기 파워다운 모드 설정 신호에 상응하여 상기 기준 전압을 입력받아 상기 반도체 장치의 내부 회로에 공급할 내부 전원을 발생시키는 내부 전원 발생부;
    상기 내부 전원 발생부의 출력단에 결합하여 외부 클럭에 동기된 서로 다른 위상의 소정 개수의 클럭 동기 신호를 발생시키는 전압 제어 오실레이터를 포함하는 클럭 동기 회로;
    상기 내부 전원 발생부의 출력단에 결합하여 직렬 입력된 상기 데이터를 상기 클럭 동기 신호를 코딩하여 복수의 채널로 전송한 후 병렬 데이터로 변환하는 데이터 맵핑부;
    상기 내부 전원 발생부의 출력단에 결합하여 상기 데이터 맵핑부의 출력 데이터를 입력받아 각각의 병렬 데이터간의 타이밍 오차를 보정해주는 오차 보정부; 및
    상기 외부 전원을 공급받고 상기 오차 보정부의 출력단과 결합하여 상기 오차 보정부의 출력 데이터를 고속 전송하는 출력 버퍼부
    를 포함하며,
    상기 기준 전압 발생부는
    활성화 상태 기준 전압을 제공하는 활성화 기준 전압 발생부; 및
    비활성화 상태 기준 전압을 제공하는 비활성화 기준 전압 발생부
    를 포함하되,
    상기 내부 전원은 활성화 상태에서의 레벨과 비활성화 상태에서의 레벨이 서로 다른 것을 특징으로 하는 내부 전원 발생 회로를 가진 데이터 병렬화 장치.
  15. 삭제
  16. 제14항에 있어서,
    상기 내부 전원 발생부는
    활성화 상태시, 상기 활성화 상태 기준 전압을 입력받아 상기 반도체 장치의 구성 회로 중 상기 클럭 동기 회로를 제외한 내부 구성 회로에 활성화 상태 내부 전원을 공급하는 주변 장치용 활성화 상태 내부 전원 발생부;
    활성화 상태시, 상기 활성화 상태 기준 전압을 입력받아 상기 반도체 장치의 구성 회로 중 상기 클럭 동기 회로에 활성화 상태 내부 전원을 공급하는 클럭 동기 회로용 활성화 상태 내부 전원 발생부;
    비활성화 상태시, 상기 비활성화 상태 기준 전압 및 내부 전원 레벨 설정 신호를 입력받아 상기 반도체 장치의 구성 회로 중 상기 클럭 동기 회로를 제외한 내부 구성 회로에 비활성화 상태 내부 전원을 공급하는 주변 장치용 비활성화 상태 내부 전원 발생부; 및
    비활성화 상태시, 상기 비활성화 상태 기준 전압 및 내부 전원 레벨 설정 신호를 입력받아 상기 반도체 장치의 구성 회로 중 상기 클럭 동기 회로에 비활성화 상태 내부 전원을 공급하는 클럭 동기 회로용 비활성화 상태 내부 전원 발생부
    를 포함하는 것을 특징으로 하는 내부 전원 발생 회로를 가진 반도체 장치.
  17. 제14항에 있어서,
    상기 내부 전원 발생부는
    활성화 상태시, 상기 활성화 상태 기준 전압을 입력받아 상기 반도체 장치의 구성 회로 중 상기 전압 제어 오실레이터를 제외한 내부 구성 회로에 활성화 상태 내부 전원을 공급하는 주변 장치용 활성화 상태 내부 전원 발생부;
    활성화 상태시, 상기 활성화 상태 기준 전압을 입력받아 상기 반도체 장치의 구성 회로 중 상기 전압 제어 오실레이터에 활성화 상태 내부 전원을 공급하는 클럭 동기 회로용 활성화 상태 내부 전원 발생부;
    비활성화 상태시, 상기 비활성화 상태 기준 전압 및 내부 전원 레벨 설정 신호를 입력받아 상기 반도체 장치의 구성 회로 중 상기 전압 제어 오실레이터를 제외한 내부 구성 회로에 비활성화 상태 내부 전원을 공급하는 주변 장치용 비활성화 상태 내부 전원 발생부; 및
    비활성화 상태시, 상기 비활성화 상태 기준 전압 및 내부 전원 레벨 설정 신호를 입력받아 상기 반도체 장치의 구성 회로 중 상기 전압 제어 오실레이터에 비활성화 상태 내부 전원을 공급하는 클럭 동기 회로용 비활성화 상태 내부 전원 발생부
    를 포함하는 것을 특징으로 하는 내부 전원 발생 회로를 가진 반도체 장치.
  18. 제16항 또는 제17항에 있어서,
    활성화 상태 또는 비활성화 상태에서 상기 클럭 동기 회로용 내부 전원 발생부로부터 출력된 내부 전원 레벨이 상기 주변 장치용 내부 전원 발생부로부터 출력된 내부 전원 레벨보다 더 높은 것을 특징으로 하는 내부 전원 발생 회로를 가진 반도체 장치.
  19. 제14항에 있어서,
    상기 소정 개수의 클럭 동기 신호는
    7개의 클럭 동기 신호인 것을 특징으로 하는 내부 전원 발생 회로를 가진 반도체 장치.
  20. 제19항에 있어서,
    상기 데이터 맵핑 회로는
    상기 내부 전원 발생부의 출력 전압을 전원으로 사용하고, 제1 내지 제3의 클럭 동기 신호를 입력받아 2단의 인버터 래치를 이용하여 직렬 입력된 소정 개수의 데이터를 외부 클럭을 기준으로 병렬 상태로 한 주기동안 래치하여 병렬 데이터로 변환하는 제1 데이터 맵핑부; 및
    상기 내부 전원 발생부의 출력 전압을 전원으로 사용하고, 제4 내지 제6의 클럭 동기 신호를 입력받아 3단의 인버터 래치를 이용하여 직렬 입력된 소정 개수의 데이터를 외부 클럭을 기준으로 병렬 상태로 한 주기동안 래치하여 병렬 데이터로 변환하는 제2 데이터 맵핑부
    를 포함하는 것을 특징으로 하는 내부 전원 발생 회로를 가진 반도체 장치.
  21. 제20항에 있어서,
    상기 제1 데이터 맵핑 회로는
    직렬 입력된 데이터를 입력받아 상기 제1 클럭 동기 신호를 제어 입력으로 하여 상기 직렬 입력된 데이터를 통과시키는 제1 트랜스퍼 트랜지스터;
    상기 제1 트랜스퍼 트랜지스터의 출력단에 결합하여 상기 제1 트랜스퍼 트랜지스터의 출력을 래치하는 제1 인버터 래치;
    상기 제2 및 제3 클럭 동기 신호를 제어 입력으로 하여 상기 제1 인버터 래치의 출력을 통과시키는 제2 트랜스퍼 트랜지스터; 및
    상기 제2 트랜스퍼 트랜지스터의 출력단에 결합하여 상기 제2 트랜스퍼 트랜지스터의 출력을 래치하는 제2 인버터 래치
    를 포함하는 것을 특징으로 하는 내부 전원 발생 회로를 가진 반도체 장치.
  22. 제20항에 있어서,
    상기 제2 데이터 맵핑 회로는
    직렬 입력된 데이터를 입력받아 상기 제4 클럭 동기 신호를 제어 입력으로 하여 상기 직렬 입력된 데이터를 통과시키는 제3 트랜스퍼 트랜지스터;
    상기 제3 트랜스퍼 트랜지스터의 출력단에 결합하여 상기 제3 트랜스퍼 트랜지스터의 출력을 래치하는 제3 인버터 래치;
    상기 제3 인버터 래치의 출력단을 입력으로 하고 제5 및 제6 클럭 동기 신호를 제어 입력으로 하여 상기 제3 트랜스퍼 트랜지스터의 출력을 통과시키는 제4 트랜스퍼 트랜지스터;
    상기 제4 트랜스퍼 트랜지스터의 출력단에 결합되어 상기 제4 트랜스퍼 트랜지스터의 출력을 래치하는 제4 인버터 래치;
    상기 제4 인버터 래치의 출력을 입력으로 하고 상기 제4 클럭 동기 신호를 제어 입력으로 하여 상기 제4 인버터 래치의 출력을 통과시키는 제5 트랜스퍼 트랜지스터;
    상기 제5 트랜스퍼 트랜지스터의 출력단에 결합하여 상기 제5 트랜스퍼 트랜지스터의 출력 전압을 래치하는 제4 인버터 래치; 및
    제4 인버터 래치의 출력을 반전시켜 출력하는 인버터
    를 포함하는 것을 특징으로 하는 내부 전원 발생 회로를 가진 반도체 장치.
  23. 외부 클럭, 데이터, 파워다운 모드 설정 신호 및 내부 전원 레벨 설정 신호 중 적어도 하나를 입력받는 단계;
    외부 전원을 소정 크기로 감압한 기준 전압을 발생시키는 단계;
    상기 발생된 기준 전압을 이용하여 상기 파워다운 모드 설정 신호에 상응하여 상기 반도체 장치의 내부 회로에 공급할 내부 전원을 발생시키는 단계;
    상기 발생된 내부 전원을 사용하여 외부 클럭에 동기된 서로 다른 위상의 소정 개수의 클럭 동기 신호를 발생시키는 단계;
    직렬 입력된 소정 개수의 데이터를 상기 클럭 동기 신호를 이용하여 병렬 상태로 한 주기동안 래치하여 병렬 데이터로 변환하는 단계;
    상기 변환된 병렬 데이터를 입력받아 각각의 병렬 데이터간의 타이밍 오차를 보정하는 단계; 및
    상기 변환된 병렬 데이터를 출력 버퍼를 이용하여 출력하는 단계
    를 포함하며,
    상기 내부 전원은 활성화 상태에서의 레벨과 비활성화 상태에서의 레벨이 서로 다른 것을 특징으로 하는 내부 전원을 이용한 데이터 병렬화 방법.
  24. 삭제
KR10-2001-0083176A 2001-06-19 2001-12-22 클럭 동기 회로 및 내부 전압 회로를 갖는 반도체 회로 및장치 KR100441690B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020010034539A KR20010084970A (ko) 2001-06-19 2001-06-19 클럭동기회로 및 내부전압회로를 갖는 반도체회로 및 장치
KR1020010034539 2001-06-19

Publications (2)

Publication Number Publication Date
KR20020096836A KR20020096836A (ko) 2002-12-31
KR100441690B1 true KR100441690B1 (ko) 2004-07-27

Family

ID=19711021

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020010034539A KR20010084970A (ko) 2001-06-19 2001-06-19 클럭동기회로 및 내부전압회로를 갖는 반도체회로 및 장치
KR10-2001-0083176A KR100441690B1 (ko) 2001-06-19 2001-12-22 클럭 동기 회로 및 내부 전압 회로를 갖는 반도체 회로 및장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020010034539A KR20010084970A (ko) 2001-06-19 2001-06-19 클럭동기회로 및 내부전압회로를 갖는 반도체회로 및 장치

Country Status (1)

Country Link
KR (2) KR20010084970A (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100470995B1 (ko) * 2002-04-23 2005-03-08 삼성전자주식회사 클럭수신 동기회로를 갖는 멀티클럭 도메인 데이터 입력처리장치 및 그에 따른 클럭신호 인가방법
KR100452327B1 (ko) * 2002-07-08 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 내부 전원 전압 발생회로
KR100451992B1 (ko) * 2002-07-11 2004-10-08 주식회사 하이닉스반도체 반도체 메모리 소자의 전압 발생 회로
KR100460459B1 (ko) * 2002-07-30 2004-12-08 삼성전자주식회사 향상된 테스트 모드를 갖는 반도체 메모리 장치
KR100706831B1 (ko) * 2005-10-19 2007-04-13 주식회사 하이닉스반도체 반도체 메모리 장치의 내부 전원 싱크 회로
KR100702766B1 (ko) 2005-12-07 2007-04-03 주식회사 하이닉스반도체 안정적인 ｄｌｌ용 내부 전압을 생성하는 내부 전압발생기와 이를 포함하는 내부 클록 발생기 및 그 내부 전압발생 방법
KR100905440B1 (ko) * 2008-01-08 2009-07-02 주식회사 하이닉스반도체 클럭 동기화 회로와 그의 구동 방법
KR101013668B1 (ko) * 2008-10-17 2011-02-10 엘에스산전 주식회사 기중차단기용 개폐기구의 코일 지지장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025707A (en) * 1998-02-16 2000-02-15 Lg Semicon Co., Ltd. Internal voltage generator
KR20000021044A (ko) * 1998-09-25 2000-04-15 윤종용 전압 조정이 가능한 내부 전원 회로를 갖는반도체 메모리장치
JP2000339962A (ja) * 1999-06-02 2000-12-08 Hitachi Ltd 電圧発生回路
KR20010004581A (ko) * 1999-06-29 2001-01-15 김영환 온도감지기를 가진 셀프 리프레시 전류 감소 회로
KR20010036705A (ko) * 1999-10-11 2001-05-07 윤종용 안정화된 킥업 포인트를 갖는 내부전원전압 발생회로
EP1100089A1 (en) * 1999-11-09 2001-05-16 Fujitsu Limited Semiconductor memory device, and method of controlling the same
KR20010087541A (ko) * 2000-03-07 2001-09-21 윤종용 반도체 메모리 장치의 고전압 발생회로

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025707A (en) * 1998-02-16 2000-02-15 Lg Semicon Co., Ltd. Internal voltage generator
KR20000021044A (ko) * 1998-09-25 2000-04-15 윤종용 전압 조정이 가능한 내부 전원 회로를 갖는반도체 메모리장치
JP2000339962A (ja) * 1999-06-02 2000-12-08 Hitachi Ltd 電圧発生回路
KR20010004581A (ko) * 1999-06-29 2001-01-15 김영환 온도감지기를 가진 셀프 리프레시 전류 감소 회로
KR20010036705A (ko) * 1999-10-11 2001-05-07 윤종용 안정화된 킥업 포인트를 갖는 내부전원전압 발생회로
EP1100089A1 (en) * 1999-11-09 2001-05-16 Fujitsu Limited Semiconductor memory device, and method of controlling the same
KR20010087541A (ko) * 2000-03-07 2001-09-21 윤종용 반도체 메모리 장치의 고전압 발생회로

Also Published As

Publication number Publication date
KR20010084970A (ko) 2001-09-07
KR20020096836A (ko) 2002-12-31

Similar Documents

Publication Publication Date Title
US7941685B2 (en) Delay locked loop for an FPGA architecture
US6166572A (en) Voltage-controlled delay line, direct phase controlled voltage-controlled oscillator, clock/data recovery circuit, and clock/data recovery apparatus
US7667509B2 (en) Delay time adjusting method of delaying a phase of an output signal until a phase difference between an input signal and the output signal becomes an integral number of periods other than zero
US6229364B1 (en) Frequency range trimming for a delay line
US7492200B2 (en) Delayed locked loop (DLL)
KR20010074824A (ko) 외부 부하를 고려한 ｄｌｌ 회로
US20050206426A1 (en) Integrated circuit systems and devices having high precision digital delay lines therein
JP2000163967A (ja) 半導体集積回路装置
US7881148B2 (en) Semiconductor memory device
US7116149B2 (en) Duty cycle correction circuit of delay locked loop and the delay locked loop having the duty cycle correction circuit
US7151398B2 (en) Clock signal generators having programmable full-period clock skew control
CN112468138A (zh) 延迟线、延迟锁定环电路和使用它们的半导体装置
US6720807B1 (en) Semiconductor device with clock generation circuit
US7088172B1 (en) Configurable voltage bias circuit for controlling buffer delays
KR100441690B1 (ko) 클럭 동기 회로 및 내부 전압 회로를 갖는 반도체 회로 및장치
US6987407B2 (en) Delay locked loops having delay time compensation and methods for compensating for delay time of the delay locked loops
US7362138B1 (en) Flexible multimode logic element for use in a configurable mixed-logic signal distribution path
KR20030035712A (ko) 반도체메모리장치의 클럭발생회로
US7403039B1 (en) Flexible multimode logic element for use in a configurable mixed-logic signal distribution path
US6977539B1 (en) Clock signal generators having programmable full-period clock skew control and methods of generating clock signals having programmable skews
US20080284527A1 (en) Phase locked loop and method for operating the same
US7171575B1 (en) Delay locked loop for and FPGA architecture
KR100613058B1 (ko) 지연 고정 루프 제어 회로
US20100109727A1 (en) Semiconductor device
KR100401512B1 (ko) 디큐 마스크 셋업/홀드 시간 조절 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 13