KR20000021044A

KR20000021044A - 전압 조정이 가능한 내부 전원 회로를 갖는반도체 메모리장치

Info

Publication number: KR20000021044A
Application number: KR1019980039957A
Authority: KR
Inventors: 윤세승; 홍상표
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-09-25
Filing date: 1998-09-25
Publication date: 2000-04-15
Also published as: JP3718087B2; US6359459B1; JP2000156097A; TW434568B; KR100295055B1

Abstract

기준 전압 제어 및 발생부, 내부 전원 기준 전압 발생부 및 내부 전원 전압 발생부를 구비하는 반도체 메모리 장치가 개시된다. 기준 전압 제어 및 발생부는 외부 전원 전압과 제어 신호를 입력하고 기준 전압을 발생한다. 내부 전원 기준 전압 발생부는 상기 기준 전압에 응답하여 내부 전원용 기준 전압을 발생한다. 내부 전원 전압 발생부는 상기 내부 전원용 기준 전압에 응답하여 내부 전원 전압을 발생한다.

Description

전압 조정이 가능한 내부 전원 회로를 갖는 반도체 메모리 장치

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 저 전원 전압 마진 테스트시 내부 전원 전압의 조정이 가능한 내부 전원 회로에 관한 것이다.

반도체 메모리 장치의 기능이 다양해지면서 테스트 조건도 다양해지고 있다. 그 중에 고 전원 전압 마진 테스트와 저 전원 전압 마진 테스트가 있다. 고 전원 전압 마진 테스트는 반도체 메모리 장치가 정상적으로 동작할 수 있는 최대 전압을 반도체 메모리 장치에 인가했을 때 동작이 불량한 반도체 메모리 장치를 판별해내는 것이고, 저 전원 전압 마진 테스트는 반도체 메모리 장치가 정상적으로 동작할 수 있는 최소 전압을 반도체 메모리 장치에 인가했을 때 동작이 불량한 반도체 메모리 장치를 판별해내는 것이다. 이 중에서 본 발명은 저 전원 전압 마진 테스트에 관한 것이다. 일반적으로 반도체 메모리 장치는 외부 전원 전압을 입력하여 상기 외부 전원 전압보다 낮은 전압으로 변환된 내부 전원 전압을 발생하여 내부 회로의 동작 전압으로서 사용한다.

도 1은 종래의 반도체 메모리 장치의 저 전원 전압 마진 테스트의 일예를 설명하기 위하여 도시한 도면이다. 도 1을 참조하면, 내부 전원 전압은 3.0볼트로 설정되어있다. 즉, 내부 전원 전압 크램프(clamp) 레벨이 3.0볼트이다. 이와 같이, 내부 전원 전압 크램프 레벨이 3.0볼트일 경우 반도체 메모리 장치의 저 전원 전압 마진 테스트는 내부 전원 전압(VINT) 이하의 임의로 지정된 전압(V1)에서 수행된다. 이 때, 외부 전원 전압(VEXT)도 상기 임의로 지정된 전압(V1)이 되어야 한다. 이 경우는 외부 전원 전압(VEXT)이 충분히 크므로 외부 전원 전압(VEXT)을 전원으로 사용하는 반도체 메모리 장치는 영향을 받지않으면서도 저 전원 전압 마진 테스트가 수행될 수가 있다.

도 2는 종래의 반도체 메모리 장치의 저 전원 전압 마진 테스트의 다른 예를 설명하기 위하여 도시한 도면이다. 반도체 메모리 장치가 저전압화되면서 도 2에 도시된 바와 같이, 내부 전원 전압 크램프 레벨이 점차 2.5볼트 또는 그 이하로 낮아지고 있다. 이와 같이, 내부 전원 전압 크램프 레벨이 2.5볼트일 경우 저 전원 전압 마진 테스트는 상기 2.5볼트보다 낮은 소정의 전압(V2), 예컨대 2.3볼트(V2) 이하로 수행된다. 이런 경우, 외부 전원 전압(VEXT)도 상기 소정의 전압(V2)이 되어야 한다. 외부 전원 전압(VEXT)이 상기 소정의 전압(V2)이 되면 외부 전원 전압(VEXT)을 전원 전압으로 사용하는 반도체 메모리 장치는 동작이 불가능하게 되며, 그로 인하여 내부 전원 전압(VINT)에 대한 저 전원 전압 마진 테스트가 불가능하게 된다.

상술한 바와 같이, 종래의 반도체 메모리 장치에서는 내부 전원 전압이 일정한 전압에서 크램프되기 때문에 낮은 전원 전압을 이용하는 반도체 메모리 장치는 저 전원 전압 마진 테스트가 불가능하게 된다.

본 발명이 이루고자하는 기술적 과제는 저 전원 전압 마진 테스트가 용이한 반도체 메모리 장치를 제공하는 것이다.

도 1은 종래의 반도체 메모리 장치의 저 전원 전압 마진 테스트의 일예를 설명하기 위하여 도시한 도면.

도 2는 종래의 반도체 메모리 장치의 저 전원 전압 마진 테스트의 다른 예를 설명하기 위하여 도시한 도면.

도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 내부 전원 회로의 블록도.

도 4는 상기 도 3에 도시된 외부 전원 전압과 내부 전원 전압의 파형도.

도 5는 상기 도 3에 도시된 기준 전압 제어 및 발생부의 회로도.

도 6은 상기 도 3에 도시된 내부 전원 기준 전압 발생부의 회로도.

도 7은 상기 도 3에 도시된 내부 전원 전압 발생부의 회로도.

상기 기술적 과제를 이루기 위하여 본 발명의 반도체 메모리 장치는,

기준 전압 제어 및 발생부, 내부 전원 기준 전압 발생부 및 내부 전원 전압 발생부를 구비한다.

기준 전압 제어 및 발생부는 외부 전원 전압과 제어 신호를 입력하고 기준 전압을 발생한다.

내부 전원 기준 전압 발생부는 상기 기준 전압에 응답하여 내부 전원용 기준 전압을 발생한다.

내부 전원 전압 발생부는 상기 내부 전원용 기준 전압에 응답하여 내부 전원 전압을 발생한다.

바람직하기는, 상기 기준 전압은 상기 제어 신호가 논리 하이(high)이면 기 설정된 소정의 전압으로써 발생되고 상기 제어 신호가 논리 로우(low)이면 상기 소정의 전압보다 낮은 전압으로써 발생된다. 또, 상기 제어 신호는 정상 동작시에는 논리 하이로 되고 저 전원 전압 마진 테스트시에는 논리 로우로 되고, 상기 기준 전압은 상기 외부 전원 전압이 인가된 상태에서 상기 외부 전원 전압의 크기에 무관하게 일정한 전압으로써 발생된다.

상기 본 발명에 의하여 저 전원 전압 마진 영역에서 동작이 불량한 반도체 메모리 장치는 확실히 판별될 수가 있다.

이하, 첨부된 도면들을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 내부 전원 회로의 블록도이다. 도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 내부 전원 회로(301)는 기준 전압 제어 및 발생부(311), 내부 전원 기준 전압 발생부(321) 및 내부 전원 전압 발생부(331)를 구비한다. 내부 전원 회로(301)는 외부 전원 전압(VEXT)과 제어 신호(PLVCC)를 입력하고 내부 전원 전압(VINT)을 발생한다.

기준 전압 제어 및 발생부(311)는 외부 전원 전압(VEXT)과 제어 신호(PLVCC)를 입력하고 기준 전압(VREF)을 발생한다. 기준 전압(VREF)은 반도체 메모리 장치의 동작의 기준이 되는 전압으로 테스트 규정에 따라 소정 레벨로 설정된다. 기준 전압(VREF)은 외부 전원 전압(VEXT)이 일정한 크기 이상으로 변하더라도 항상 일정하게 유지된다. 기준 전압(VREF)은 제어 신호(PLVCC)가 논리 하이(high)이면 상기 설정된 전압으로써 발생되고, 반대로 제어 신호(PLVCC)가 논리 로우(low)이면 기준 전압(VREF)은 설정된 전압보다 낮아진다. 예컨대, 제어 신호(PLVCC)가 논리 하이일 경우에 기준 전압(VREF)이 2.5볼트라면 제어 신호(PLVCC)가 논리 로우일 경우에는 기준 전압(VREF)은 2.3볼트 정도로 낮아진다. 정상 동작시 제어 신호(PLVCC)는 논리 하이로 되고, 저 전원 전압 마진 테스트시 제어 신호(PLVCC)는 논리 로우로 된다. 따라서, 저 전원 전압 마진 테스트시 발생하는 기준 전압(VREF)은 정상 동작시 발생하는 기준 전압(VREF)보다 낮은 상태로 출력된다. 이와 같이, 제어 신호(PLVCC)의 전압 레벨에 따라 기준 전압(VREF)의 레벨이 달라진다.

내부 전원 기준 전압 발생부(321)는 기준 전압(VREF)과 외부 전원 전압(VEXT)을 입력하고 기준 전압(VREF)보다 2배 높은 다른 기준 전압(VREFP)을 발생한다. 기준 전압(VREFP)의 크기는 내부 전원 기준 전압 발생부(321)의 구조에 따라 조정이 가능하다. 기준 전압 제어 및 발생부(311)에서 발생되는 기준 전압(VREF)이 높게 설정되면, 예컨대 3∼4볼트로 설정되면 기준 전압(VREF)의 정밀도가 떨어진다. 기준 전압(VREF)의 정밀도를 높여주기 위해서는 기준 전압(VREF)은 낮게, 예컨대 1볼트 정도로 설정된다. 내부 전원 전압 발생부(331)에서 요구하는 기준 전압(VREFP)은 높다. 예컨대, 2.5볼트이다. 따라서, 내부 전원 전압 발생부(331)에서 요구하는 기준 전압(VREFP)의 정밀도를 높이고 그 전압 레벨도 높이기 위하여 내부 전원 기준 전압 발생부(321)가 사용된다. 내부 전원 회로(301)가 정밀도를 요구하지 않을 경우에는 기준 전압 제어 및 발생부(311)는 기준 전압(VREF)으로써 곧바로 높은 전압, 예컨대 2.5볼트를 발생하여 내부 전원 전압 발생부(331)로 입력시킬 수도 있다.

내부 전원 전압 발생부(331)는 내부 전원 기준 전압 발생부(321)에서 출력되는 기준 전압(VREFP)과 외부 전원 전압(VEXT)을 입력하고 내부 전원 전압(VINT)을 발생한다. 내부 전원 전압(VINT)은 기준 전압(VREFP)과 동일한 레벨로써 발생한다. 예컨대, 기준 전압(VREFP)이 2.5볼트이면 내부 전원 전압(VINT)도 2.5볼트이다. 내부 전원 전압(VINT)은 외부 전원 전압(VEXT)이 일정한 레벨 이상으로 인가된 상태에서는 외부 전원 전압(VEXT)의 크기에 관계없이 항상 일정한 전압 레벨로써 유지된다.

도 4는 상기 도 3에 도시된 외부 전원 전압과 내부 전원 전압의 파형도이다. 도 4에 도시된 바와 같이, 외부 전원 전압(VEXT)이 내부 전원 회로(301)에 인가된 상태에서 제어 신호(PLVCC)의 전압 레벨에 따라 내부 전원 전압(VINT)은 두 가지 전압 레벨로 조정된다. 상기 두 가지 레벨은 정상 동작과 저 전원 전압 마진 테스트이다. 정상 동작시는 제어 신호(PLVCC)가 논리 하이로 되고, 저 전원 전압 테스트시는 제어 신호(PLVCC)가 논리 로우로 되며 그에 따라 내부 전원 전압(VINT)이 정상 동작시보다 낮아진다. 예컨대, 외부 전원 전압(VEXT)이 2.8볼트이고 내부 전원 전압 크램프 레벨이 2.5볼트이며 저 전원 전압 마진 테스트의 기준 전위가 2.2볼트이면, 외부 전원 전압(VEXT)이 2.2볼트 이상일 때, 상기 저 전원 전압 마진 테스트의 기준 전위(2.2볼트)에서 수행되는 저 전원 전압 마진 테스트를 통해 저 전원 전압 마진 영역에서 동작이 불량한 반도체 메모리 장치는 확실히 판별될 수가 있다.

도 5는 상기 도 3에 도시된 기준 전압 제어 및 발생부(311)의 회로도이다. 도 5를 참조하면, 기준 전압 제어 및 발생부(311)는 NMOS 트랜지스터들(511∼513), 저항들(531∼533) 및 PMOS 트랜지스터(521)를 구비한다. NMOS 트랜지스터(513)의 게이트에는 외부 전원 전압(VEXT)이 인가된다. 따라서, 외부 전원 전압(VEXT)이 인가된 상태에서는 NMOS 트랜지스터(513)는 항상 턴온(turn-on) 상태로 유지된다.

저항들(531∼533)과 NMOS 트랜지스터들(511∼513)은 직렬로 연결되어있어서 외부 전원 전압(VEXT)은 저항들(531∼533)과 NMOS 트랜지스터들(511∼513)에 의해 배분된다. 그러므로, NMOS 트랜지스터(512)의 드레인 즉, 노드(N1)에 발생하는 전압에 의해서 PMOS 트랜지스터(521)가 게이팅(gating)된다. 즉, 노드(N1)에 발생하는 전압이 PMOS 트랜지스터(521)의 문턱 전압보다 낮으면 PMOS 트랜지스터(521)는 턴온되고, 반대로 노드(N1)에 발생하는 전압이 PMOS 트랜지스터(521)의 문턱 전압보다 높으면 PMOS 트랜지스터(521)는 턴오프(turn-off)된다.

노드(N1)에 발생하는 전압이 PMOS 트랜지스터(521)의 문턱 전압보다 낮은 상태에서는 노드(N1)에 발생하는 전압의 크기에 따라 PMOS 트랜지스터(521)에 흐르는 전류가 달라진다. 즉, 노드(N1)에 발생하는 전압이 PMOS 트랜지스터(521)의 문턱 전압에 가까우면 PMOS 트랜지스터(521)를 통해 흐르는 전류는 작아지고, 노드(N1)에 발생하는 전압이 PMOS 트랜지스터(521)의 문턱 전압보다 크게 낮으면 PMOS 트랜지스터(521)를 통해 흐르는 전류는 많아진다. PMOS 트랜지스터(521)를 통해 흐르는 전류의 양이 많으면 기준 전압(VREF)은 낮아지고, 반대로 PMOS 트랜지스터(521)를 통해 흐르는 전류의 양이 적으면 기준 전압(VREF)은 높아진다.

노드(N1)에 발생하는 전압은 저항들(531∼533)의 값에 의해 결정된다. 즉, 저항들(531∼533)의 값이 크면 노드(N1)에 발생하는 전압은 낮아지고, 저항들(531∼533)의 값이 작으면 노드(N1)에 발생하는 전압은 높아진다. 저항들(531∼533)의 값은 NMOS 트랜지스터(511)에 의해 제어된다. 즉, NMOS 트랜지스터(511)가 턴온되면 노드들(N2,N3)이 단락되기 때문에 저항(532)은 작용하지 않는다. 따라서, 저항들(531∼533)의 값은 작아진다. 반대로 NMOS 트랜지스터(511)가 턴오프되면 외부 전원 전압(VEXT)은 저항들(531∼533)을 통해서 노드(N1)에 인가되기 때문에 저항의 값은 커진다. NMOS 트랜지스터(511)는 제어 신호(PLVCC)에 의해 게이팅된다. 즉, 제어 신호(PLVCC)가 논리 하이이면 NMOS 트랜지스터(511)는 턴온되고, 제어 신호(PLVCC)가 논리 로우이면 NMOS 트랜지스터(511)는 턴오프된다.

이와 같이, 제어 신호(PLVCC)의 전압 레벨에 따라 노드(N1)에 발생하는 전압이 달라지고, 노드(N1)에 발생하는 전압에 따라 기준 전압(VREF)의 크기가 달라진다. 즉, 제어 신호(PLVCC)의 전압 레벨을 제어함으로써 기준 전압(VREF)의 크기를 조절할 수가 있다.

기준 전압(VREF)이 설정된 기준 전압(VREF)보다 상승하게되면 NMOS 트랜지스터(512)의 게이트에 인가되는 전압이 상승하고 그로 인해 NMOS 트랜지스터(512)를 통해 흐르는 전류의 양이 증가하게 된다. 그러면, 노드(N1)의 전압이 감소하게 되고, 노드(N1)의 전압이 감소하면 PMOS 트랜지스터(512)를 통해 흐르는 전류의 양이 증가하게 되어 기준 전압(VREF)은 감소한다. 기준 전압(VREF)이 설정된 기준 전압(VREF)보다 낮아지면 NMOS 트랜지스터(512)를 통해 흐르는 전류의 양이 감소하게 된다. 그러면 노드(N1)의 전압이 증가하게 되고, 노드(N1)의 전압이 증가하면 PMOS 트랜지스터(521)를 통해 흐르는 전류의 양이 감소하게 되어 기준 전압(VREF)은 상승한다. 이것을 반복함에 따라 기준 전압(VREF)은 일정하게 유지된다.

도 6은 상기 도 3에 도시된 내부 전원 기준 전압 발생부(321)의 회로도이다. 도 6을 참조하면, 내부 전원 기준 전압 발생부(321)는 차동 증폭기(611)와 제어부(621)를 구비한다.

차동 증폭기(611)는 PMOS 트랜지스터들(651,652), NMOS 트랜지스터들(641,642), 전류원(661) 및 인버터(671)를 구비하고, 제어부(621)에서 궤환되는 전압 즉, 노드(N4)에 발생하는 전압과 기준 전압(VREF)을 비교 및 증폭하여 기준 전압(VREF)의 2배의 전압 크기를 갖는 기준 전압(VREFP)을 출력한다. 기준 전압(VREFP)은 기준 전압(VREF)이 변하면 비례하여 변한다. 즉, 기준 전압(VREFP)은 기준 전압(VREF)이 낮아지면 낮아지고, 기준 전압(VREF)이 상승하면 상승하게되어 항상 기준 전압(VREF)의 2배의 크기를 유지한다. 차동 증폭기(611)로는 일반적인 차동 증폭기가 이용된다.

제어부(621)는 차동 증폭기(611)로부터 출력되는 기준 전압(VREFP)의 크기를 일정하게 유지한다. 제어부(621)는 직렬로 연결된 PMOS 트랜지스터들(631,632)을 구비한다. PMOS 트랜지스터들(631,632)은 동일한 구동 능력을 갖는다. 그렇기 때문에 노드(N4)에 발생하는 전압은 기준 전압(VREFP)의 절반 전압이다. 제어부(621)의 구조를 변경하면 기준 전압(VREFP)의 크기를 변경할 수 있다. 예컨대, 구동 능력이 동일한 3개의 PMOS 트랜지스터들을 직렬로 연결하게 되면 기준 전압(VREFP)은 기준 전압(VREF)의 3배로 된다. 노드(N4)에 발생하는 전압은 기준 전압(VREFP)이 높아지거나 낮아지면 정비례하여 높아지거나 낮아진다. 즉, 기준 전압(VREFP)이 상승하면, 노드(N4)의 전압도 상승한다. 노드(N4)의 전압이 상승하면 인버터(671)의 입력단에 인가되는 전압이 상승하게 되므로 기준 전압(VREFP)은 낮아진다. 반대로, 기준 전압(VREFP)이 낮아지면 노드(N4)의 전압도 낮아진다. 노드(N4)의 전압이 낮아지면 인버터(671)의 입력단에 인가되는 전압이 낮아지게 되어 기준 전압(VREFP)은 상승한다. 이와 같이, 기준 전압(VREFP)은 제어부(621)에 의하여 일정한 전압으로 유지된다.

도 7은 상기 도 3에 도시된 내부 전원 전압 발생부(331)의 회로도이다. 도 7을 참조하면, 내부 전원 전압 발생부(331)는 외부 전원 전압(VEXT)과 기준 전압(VREFP)을 입력하고 내부 전원 전압(VINT)을 발생한다. 내부 전원 전압 발생부(331)는 비교부(711)와 구동부(721)를 구비한다. 비교부(711)는 NMOS 트랜지스터들(731∼733)과 PMOS 트랜지스터들(741,742)을 구비하는 차동 증폭기로 구성하고, 구동부(721)는 PMOS 트랜지스터로 구성한다. 내부 전원 전압 발생부(331)는 동작 전압으로써 외부 전원 전압(VEXT)을 사용한다.

내부 전원 전압 발생부(331)의 동작을 설명하기로 한다. 기준 전압(VREFP)이 인가되면 NMOS 트랜지스터들(731,733)이 턴온된다. 그러면, 노드(N5)의 전압이 낮아지고, 그로 인하여 구동부(721)가 활성화되어 내부 전원 전압(VINT)이 발생한다. 내부 전원 전압(VINT)은 NMOS 트랜지스터(732)의 게이트에 인가된다. 그러므로, 내부 전원 전압(VINT)이 상승하여 기준 전압(VREFP)보다 높아지면 NMOS 트랜지스터(732)를 통해 흐르는 전류가 NMOS 트랜지스터(731)를 통해 흐르는 전류보다 많게된다. 그러면, PMOS 트랜지스터들(741,742)이 턴온되어 노드(N5)의 전압이 상승하게 되고 그로 인하여 구동부(721)를 통해 흐르는 전류의 양이 감소하게 되어 내부 전원 전압(VINT)이 감소한다. 내부 전원 전압(VINT)이 감소하면 NMOS 트랜지스터(731)를 통해 흐르는 전류가 NMOS 트랜지스터(732)를 통해 흐르는 전류보다 많게되므로 내부 전원 전압(VINT)은 다시 상승하게 된다. 이와 같은 동작을 통하여 내부 전원 전압(VINT)은 일정한 전압으로써 유지된다.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 제어 신호(PLVCC)를 통하여 내부 전원 전압(VINT)의 크기가 조절될 수가 있다. 즉, 낮은 외부 전원 전압(VEXT)이 내부 전원 회로(301)에 인가될 경우 내부 전원 전압(VINT)은 설정된 내부 전원 전압(VINT)보다 낮게 발생될 수가 있다. 따라서, 저 전원 전압 마진 테스트가 용이하게 되어 저 전원 전압 마진 영역에서 동작이 불량한 반도체 메모리 장치는 확실히 판별될 수가 있다.

Claims

외부 전원 전압과 제어 신호를 입력하고 기준 전압을 발생하며 상기 제어 신호의 전압 레벨에 따라 상기 기준 전압의 레벨이 변하는 기준 전압 제어 및 발생부;

상기 기준 전압에 응답하여 내부 전원용 기준 전압을 발생하는 내부 전원 기준 전압 발생부; 및

상기 내부 전원용 기준 전압에 응답하여 내부 전원 전압을 발생하는 내부 전원 전압 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 기준 전압은 두 개 이상의 레벨로 변경될 수 있는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 기준 전압은 상기 제어 신호가 논리 하이이면 기 설정된 소정의 전압으로써 발생되고 상기 제어 신호가 논리 로우이면 상기 소정의 전압보다 낮은 전압으로써 발생되는 것을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서, 상기 제어 신호는 정상 동작시에는 논리 하이로 되고 저 전원 전압 마진 테스트시에는 논리 로우로 되는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 기준 전압은 상기 외부 전원 전압이 인가된 상태에서 상기 외부 전원 전압의 크기에 무관하게 일정한 전압으로써 발생되는 것을 특징으로 하는 반도체 메모리 장치.
제5항에 있어서, 상기 다른 기준 전압은 상기 기준 전압보다 높은 전압인 것을 특징으로 하는 반도체 메모리 장치.