JP3362873B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に係わり、特
に内部電源降圧回路を有する装置に関する。

【０００２】

【従来の技術】半導体集積回路において、素子の微細化
が進むにつれて外部電源電圧Ｖccとして５Ｖを印加する
と、ゲート酸化膜が破壊されたり、ホットキャリア等が
発生するなど信頼性の低下を招くことになる。そこで、
微細化された素子、特に半導体記憶装置におけるトラン
ジスタの信頼性を確保するために、電圧ストレスを緩和
するべくチップ内部で外部電源電圧を降下させる内部電
源降圧回路を備えることが必要になっている。また、チ
ップ内部の電源電圧を降下することで、消費電力を低減
させることもできる。これにより、携帯用パーソナルコ
ンピュータ等の電子機器のバッテリーバックアップ時間
を延ばすことができる。

【０００３】従来の内部電源降圧回路の構成を図２１に
示す。この回路は、基準電位発生回路１２１と、内部電
源を駆動するＰチャネルトランジスタＰ１０３と、この
ＰチャネルトランジスタＰ１０３のスイッチングを制御
するためのＰチャネルトランジスタＰ１０１及びＰ１０
２，ＮチャネルトランジスタＮ１０１〜Ｎ１０３から成
るカレントミラー型差動増幅部１２２と、抵抗Ｒ１０１
及びＲ１０２とを備えている。

【０００４】基準電位発生回路１２１は、外部電源電圧
Ｖccを供給されて、基準電位Ｖrefを発生する。また、
ＰチャネルトランジスタＰ１０３から出力された内部電
源電圧Ｖint と接地電圧Ｖssとの差が抵抗Ｒ１０１及び
Ｒ１０２で分割されて、電位ＶA が発生する。

【０００５】この基準電位Ｖref と電位ＶA とが、差動
増幅部１２２のＮチャネルトランジスタＮ１０１及びＮ
１０２のゲートにそれぞれ入力される。外部電源電圧Ｖ
ccが低い場合を考えると、電位ＶA は差動基準電位Ｖre
f よりも低い。このときは、差動増幅部１２２の出力電
圧ＶB はロウレベルになり、ＰチャネルトランジスタＰ
１０３はオンする。ここで、ＰチャネルトランジスタＰ
１０３の抵抗値が抵抗Ｒ１０１，Ｒ１０２に対して十分
に小さくなるように寸法を設定しておくことで、ほぼ外
部電源電圧Ｖccに等しい内部電源電圧Ｖint が得られ
る。

【０００６】逆に、外部電源電圧Ｖccが高い場合には、
電位ＶA は基準電位Ｖref よりも高くなる。このときは
差動増幅部１２２の出力電圧ＶB はハイレベルになり、
ＰチャネルトランジスタＰ１０３がオフする。これによ
り、内部電源電圧Ｖint のレベルは、抵抗Ｒ１０１，Ｒ
１０２を介して放電するため低下していく。ここで、電
位ＶA が基準電位Ｖref よりも低くなると、Ｐチャネル
トランジスタＰ１０３が再びオンするため、内部電源電
圧Ｖint が一定のレベルに保たれる。この結果、電位Ｖ
A が基準電位Ｖref と等しくなる点で、内部電源電圧Ｖ
int が一定に保たれることになる。

【０００７】上述したように、外部電源電圧Ｖccが低い
場合には基準電圧Ｖref ＞電位ＶAとなり、ほぼ外部電
源電圧Ｖccに等しい内部電源電圧Ｖint が得られる。

【０００８】外部電源電圧Ｖccが高い場合には、基準電
圧Ｖref ＝電位ＶA となる点で内部電源電圧Ｖint は一
定に保たれる。

【０００９】次に、基準電位発生回路１２１の具体的な
回路構成を図２２に示す。また、この回路における内部
電源電圧Ｖint と基準電圧Ｖref との外部電源電圧Ｖcc
に対する特性を図２３に示す。

【００１０】この基準電圧発生回路１２１は、回路１３
１と回路１３２とで構成されている。回路１３１は、外
部電源電圧Ｖccが０〜Ｖcur の範囲にあるときの基準電
位Ｖref の特性を決定するものである。ここで、電圧Ｖ
cur は基準電圧Ｖref が後述する回路１３２における電
圧ＶE と等しくなるときの外部電源電圧Ｖccに相当する
ものである。また回路１３２は、電源電圧Ｖccが電圧Ｖ
CUR よりも大きい場合における基準電位Ｖref の特性を
決定するものである。

【００１１】回路１３１において、外部電源電圧Ｖccと
接地電圧Ｖssとの間に直列に抵抗Ｒ１０３，Ｒ１０４と
ＰチャネルトランジスタＰ１０４とが接続されており、
抵抗Ｒ１０３とＲ１０４とを接続するノードから電圧Ｖ
c が発生する。ここで、抵抗Ｒ１０３の抵抗値は抵抗Ｒ
１０４の抵抗値よりも十分に大きく設定されている。こ
のため、電圧Ｖc は外部電源電圧Ｖccにほとんど依存せ
ず一定のレベルになる。

【００１２】この電圧Ｖc が、Ｐチャネルトランジスタ
Ｐ１０５及びＰ１０６、ＮチャネルトランジスタＮ１０
４〜Ｎ１０６で構成された差動増幅部１４１に入力され
る。また、外部電源電圧Ｖccと接地電圧Ｖssとの間に、
ＰチャネルトランジスタＰ１０７と、抵抗Ｒ１０５及び
Ｒ１０６とが直列に接続されており、抵抗Ｒ１０５とＲ
１０６との間のノードより電圧ＶD が出力される。この
電圧ＶD とＶc とが差動増幅部１４１に入力される。こ
の回路１３１において、上述した図２１における回路と
同様に、外部電源電圧Ｖccが高い場合には、Ｐチャネル
トランジスタＰ１０７と抵抗Ｒ１０５とを接続するノー
ドから出力される基準電圧Ｖref は、一定の値に保たれ
る。但し、図２１における回路ではＰチャネルトランジ
スタＰ１０３の抵抗値を抵抗Ｒ１０１，Ｒ１０２よりも
十分に小さく設定しているが、回路１３１では逆にＰチ
ャネルトランジスタＰ１０７の抵抗値を大きく設定して
いる。これは、ＰチャネルトランジスタＰ１０７及び抵
抗Ｒ１０５と、抵抗Ｒ１０６とによる抵抗分割で、電圧
ＶD が設定できるようにするためである。

【００１３】回路１３２は、抵抗Ｒ１０７及びＲ１０８
と差動増幅部１４２、駆動用トランジスタであるＰチャ
ネルトランジスタＰ１０８を備えている。差動増幅部１
４２には、抵抗Ｒ１０７及びＲ１０８で外部電源電圧Ｖ
ccが分割された電位ＶE と基準電位Ｖref とが入力され
比較される。

【００１４】外部電源電圧Ｖccが０〜Ｖcur の範囲にあ
るときは、基準電位Ｖref の方が電位ＶE よりも高くな
る。この場合には、差動増幅部１４２の出力電圧ＶG は
ハイレベルになり、ＰチャネルトランジスタＰ１０８が
オフする。これにより、基準電位Ｖref のレベルは回路
１３１によってのみ決定される。

【００１５】外部電源電圧Ｖccが電圧Ｖcur よりも高く
なると、基準電圧Ｖref の方が電位ＶE よりも低くな
る。差動増幅部１４２の出力電圧ＶG はロウレベルにな
り、ＰチャネルトランジスタＰ１０８がオンする。Ｐチ
ャネルトランジスタＰ１０８がオンすると、回路１３１
の電圧ＶD が上昇する。これにより、回路１３１の差動
増幅部１４１の出力電圧ＶF はハイレベルになり、Ｐチ
ャネルトランジスタＰ１０７がオフする。この結果、基
準電圧Ｖref のレベルは、回路１３２によって決定され
ることになる。外部電源電圧Ｖccがさらに上昇すると、
基準電圧Ｖref も上昇する。

【００１６】また図２３において、外部電源電圧Ｖccが
電圧Ｖcur よりも高い範囲で、内部電源電圧Ｖint が上
昇している。これは、外部電源電圧Ｖccが５Ｖである製
品では電圧使用範囲は４．５Ｖ〜５．５Ｖであるが、こ
れよりも高い電圧でバーンイン試験を行うためである。

【００１７】

【発明が解決しようとする課題】従来は、上述したよう
な回路で電圧を降下させて内部電源電圧を発生させてい
た。ところで、近年携帯型の電子機器等で低消費電力化
が進んでおり、ＣＰＵと同様にＤＲＡＭ等においても低
電源電圧化の要求が高まってきた。

【００１８】そこで、同一の回路で外部電源電圧Ｖccが
例えば５Ｖの製品と３．３Ｖの製品とに使用できること
が望まれるに至っている。この場合、外部電源電圧Ｖcc
が５Ｖのときは約４Ｖに降圧させるため内部電源降圧回
路が必要であるが、３．３Ｖのときには不要である。と
ころが、従来は外部電源電圧Ｖccが３．３Ｖの場合にも
内部電源降圧回路を動作させていたため、消費電流を低
減させることができないという問題があった。

【００１９】また、図２１において、内部電源電圧Ｖin
t はＰチャネルトランジスタＰ１０３より発生されるた
め、このトランジスタの寸法の設定は重要である。外部
電源電圧Ｖccが３．３Ｖのときは、Ｐチャネルトランジ
スタＰ１０３の寸法はなるべく大きくする必要がある。
これは、このトランジスタの寸法が小さいと電圧が降下
してしまい、３．３Ｖよりも低い内部電源電圧Ｖint し
か得られないからである。

【００２０】逆に、外部電源電圧Ｖccが高い場合には、
トランジスタの寸法が小さくても動作マージンの低下へ
の影響は少ない。むしろ、この場合にはＰチャネルトラ
ンジスタＰ１０３の寸法は小さく設定し、スイッチング
ノイズが低くなるようにする必要がある。

【００２１】このように、外部電源電圧Ｖccが低い場合
と高い場合とで駆動用のトランジスタの最適な寸法が異
なるが、従来は対応することができなかった。

【００２２】さらに、内部電源降圧回路を有する他の装
置の例として、出力バッファ回路を備えるものがある。
出力バッファ回路における出力トランジスタは、外部電
源電圧Ｖccが低いときはコンダクタスが低くなり、電流
駆動能力が低下する。この出力トランジスタの駆動能力
の低下は、アクセス速度の低下を招く。このような現象
を防止するためには、出力トランジスタの寸法を大きく
する必要がある。しかし、外部電源電圧Ｖccが高い場合
には、トランジスタのスイッチングノイズが増大し、入
力信号のハイレベルとロウレベルに対するマージンが低
下するという弊害が生じる。

【００２３】また、内部電源降圧回路を有する装置に
は、センスアンプ回路を備えたものもある。ここで、セ
ンスアンプ回路は、Ｐチャネルトランジスタから成るＰ
チャネルセンスアンプと、Ｎチャネルトランジスタから
成るＮチャネルセンスアンプとで構成される場合が多
い。メモリセルに格納されたデータを読み出す際には、
Ｐチャネルセンスアンプを動作させるため、共通ソース
ノードを外部電源電圧Ｖccを用いて充電し、この電位が
内部電源電圧Ｖint に到達すると充電を停止することが
行われる。

【００２４】この共通ソースノードの充電を行う場合、
充電に用いる定電流回路の基準電圧ＶRSAPは、外部電源
電圧Ｖccが高いときはスイッチングノイズが大きくなら
ないように低めに設定する必要がある。ところが、外部
電源電圧Ｖccが低いときに、外部電源電圧Ｖccが高いと
きと同一レベルの基準電圧ＶRSAPを用いると充電に長い
時間がかかる。この結果、規定時間内にビット線のリス
トアが十分にできなくなるという問題があった。

【００２５】本発明は上記事情に鑑みてなされたもの
で、同一の回路構成で外部電源電圧が異なる場合にも使
用が可能で、低消費電力化、動作マージンの低下の防止
を達成することができる半導体装置を提供することを目
的とする。

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【課題を解決するための手段】本発明の半導体装置は、
電源電圧を与えられ、前記電源電圧が所定値より低い場
合に第１の検知信号を出力し、前記電源電圧が前記所定
値以上である場合に第２の検知信号を出力する検知回路
と、電源電圧を与えられ、この電源電圧を第１の所定値
に降圧し、この降圧した電源電圧を内部電源電圧として
出力する内部電源降圧回路と、前記内部電源電圧を与え
られて、第２の所定値を有する基準電圧を出力する基準
電圧発生回路と、前記内部電源降圧回路の出力端子と前
記基準電圧発生回路の出力端子との間に接続され、前記
第１、第２の検知信号の一つにより制御されるトランジ
スタを有し、前記検知回路が前記第１の検知信号を出力
したとき、前記トランジスタがオンして前記内部電源降
圧回路から出力された前記内部電源電圧を出力し、前記
検知回路が前記第２の検知信号を出力したとき、前記ト
ランジスタがオフして前記基準電圧が出力される第１の
制御回路と、外部から供給されたイネーブル信号を与え
られて、第１の信号を出力する第２の制御回路と、前記
第１の信号により制御される第１のＰチャネルトランジ
スタと、電源電圧端子と第１のノードとの間に並列に接
続され、第１のノードにゲートが接続された第２のＰチ
ャネルトランジスタと、前記第１のノードと接地端子と
の間に接続され、前記内部電源電圧と前記基準電圧のい
ずれかにより制御される第１のＮチャネルトランジスタ
と、電源電圧端子と、センスアンプをイネーブル化する
ための第２のノードとの間に接続された前記第１のノー
ドに接続されたゲートを有する第３のＰチャネルトラン
ジスタとを有し、前記第１の制御回路が内部電源電圧を
出力し、前記第２の制御回路が前記第１の信号を出力す
ることで、前記第１のＰチャネルトランジスタがオン
し、前記第１のＮチャネルトランジスタの導通抵抗が第
１の値になり、前記第３のＰチャネルトランジスタが前
記第２のノードを介して前記センスアンプに第１のイネ
ーブル信号を出力し、前記第１の制御回路が基準電圧を
出力し、前記第２の制御回路が前記第１の信号を出力す
ることで、前記第１のＰチャネルトランジスタがオン
し、前記第１のＮチャネルトランジスタの導通抵抗が第
１の値より大きい第２の値になり、前記第３のＰチャネ
ルトランジスタが前記第２のノードを介して前記センス
アンプに第１のイネーブル信号より低い電圧を有する第
２イネーブル信号を出力する、第３の制御回路とを備え
ることを特徴とする。

【００３３】

【００３４】

【００３５】

【００３６】

【００３７】

【００３８】

【００３９】

【００４０】

【００４１】

【００４２】

【作用】請求項１記載の半導体装置において、検知回路
が電源電圧に応じて第１、又は第２の検知信号を出力
し、内部電源降圧回路が電源電圧を降圧して第１の所定
値を有する内部電源電圧を出力し、基準電圧発生回路が
第２の所定値を有する基準電圧を出力し、第１の制御回
路が第１の検知信号に従ってトランジスタをオンして内
部電源電圧を出力し、第２の検知信号に従ってトランジ
スタをオフして基準電圧を出力し、第２の制御回路がイ
ネーブル信号を与えられて第１の信号を出力し、第３の
制御回路において、第１の制御回路が内部電源電圧を出
力し第２の制御回路が第１の信号を出力すると第１のＰ
チャネルトランジスタがオンし第１のＮチャネルトラン
ジスタの導通抵抗が第１の値になり第３のＰチャネルト
ランジスタが第２のノードを介してセンスアンプに第１
のイネーブル信号を出力し、第１の制御回路が基準電圧
を出力し第２の制御回路が第１の信号を出力すると第１
のＰチャネルトランジスタがオンし第１のＮチャネルト
ランジスタの導通抵抗が第１の値より大きい第２の値に
なり第３のＰチャネルトランジスタが第２のノードを介
してセンスアンプに第１のイネーブル信号より低い電圧
を有する第２イネーブル信号を出力する。請求項２記載
の半導体装置において、第１の検知回路が電源電圧に応
じて第１、又は第２の検知信号を出力し、第２の検知回
路が電源電圧のレベルにかかわりなく第３の検知信号を
出力し、第１の制御回路において、第１の検知信号に従
ってオン信号を第１の制御端子に出力して第１の出力ト
ランジスタをオンさせ、第２の検知信号に従ってオフ信
号を第１の制御端子に出力して第１の出力トランジスタ
をオフさせ、第２の制御回路において、第３の検知信号
に従ってオン信号を第２の制御端子に出力して第２の出
力トランジスタをオンさせ、基準電圧発生回路が基準電
圧信号を出力し、第１の差動増幅部において、第１の検
知信号に従って第１の信号と基準電圧信号とを比較して
第２の信号を第１の制御端子に出力して第１の出力トラ
ンジスタの導通抵抗を制御し、第２の検知信号に従って
動作せず、第２の差動増幅部において、第３の検知信号
に従って第３の信号と基準電圧信号とを比較して第４の
信号を第２の制御端子に出力して第２の出力トランジス
タの導通抵抗を制御し、第１の抵抗分割部において、第
１の検知信号に従って出力端子から電源電圧を抵抗分割
した第１の信号を出力し、第２の抵抗分割部において、
第３の検知信号に従って出力端子から電源電圧を抵抗分
割した第３の信号を出力する。

【００４３】

【００４４】

【００４５】

【００４６】

【００４７】

【作用】請求項１記載の半導体装置において、検知回路
が電源電圧に応じて第１、又は第２の検知信号を出力
し、制御回路が第２の検知信号に従って出力トランジス
タをオフさせ、差動増幅部が第１の検知信号に従って第
１の信号、基準電圧信号とを比較して出力トランジスタ
の導通抵抗を制御し、第２の検知信号に従って動作しな
い。第１の抵抗分割部から、第１の検知信号に従って抵
抗素子の接続ノードから第１の信号を出力する。請求項
２記載の半導体装置において、検知回路が電源電圧に応
じて第１、又は第２の検知信号を出力し、内部電源降圧
回路が電源電圧を降圧して第１の所定値を有する内部電
源電圧を出力し、基準電圧発生回路が第２の所定値を有
する基準電圧を出力し、第１の制御回路が第１の検知信
号に従ってトランジスタをオンして内部電源電圧を出力
し、第２の検知信号に従ってトランジスタをオフして基
準電圧を出力し、第２の制御回路がイネーブル信号を与
えられて第１の信号を出力し、第３の制御回路におい
て、第１の制御回路が内部電源電圧を出力し第２の制御
回路が第１の信号を出力すると第１のＰチャネルトラン
ジスタがオンし第１のＮチャネルトランジスタの導通抵
抗が第１の値になり第３のＰチャネルトランジスタが第
２のノードを介してセンスアンプに第１のイネーブル信
号を出力し、第１の制御回路が基準電圧を出力し第２の
制御回路が第１の信号を出力すると第１のＰチャネルト
ランジスタがオンし第１のＮチャネルトランジスタの導
通抵抗が第１の値より大きい第２の値になり第３のＰチ
ャネルトランジスタが第２のノードを介してセンスアン
プに第１のイネーブル信号より低い電圧を有する第２イ
ネーブル信号を出力する。請求項３記載の半導体装置に
おいて、第１の検知回路が電源電圧に応じて第１、又は
第２の検知信号を出力し、第２の検知回路が電源電圧の
レベルにかかわりなく第３の検知信号を出力し、第１の
制御回路において、第１の検知信号に従ってオン信号を
第１の制御端子に出力して第１の出力トランジスタをオ
ンさせ、第２の検知信号に従ってオフ信号を第１の制御
端子に出力して第１の出力トランジスタをオフさせ、第
２の制御回路において、第３の検知信号に従ってオン信
号を第２の制御端子に出力して第２の出力トランジスタ
をオンさせ、基準電圧発生回路が基準電圧信号を出力
し、第１の差動増幅部において、第１の検知信号に従っ
て第１の信号と基準電圧信号とを比較して第２の信号を
第１の制御端子に出力して第１の出力トランジスタの導
通抵抗を制御し、第２の検知信号に従って動作せず、第
２の差動増幅部において、第３の検知信号に従って第３
の信号と基準電圧信号とを比較して第４の信号を第２の
制御端子に出力して第２の出力トランジスタの導通抵抗
を制御し、第１の抵抗分割部において、第１の検知信号
に従って出力端子から電源電圧を抵抗分割した第１の信
号を出力し、第２の抵抗分割部において、第３の検知信
号に従って出力端子から電源電圧を抵抗分割した第３の
信号を出力する。

【００４８】

【００４９】

【００５０】

【００５１】

【００５２】

【００５３】

【実施例】以下、本発明の一実施例について図面を参照
して説明する。

【００５４】本発明の第１の実施例による半導体装置の
構成を図１に示す。この装置は、図２１に示された装置
と同様に、外部電源電圧Ｖccを供給されて基準電位Ｖre
f を発生する基準電位発生回路１１と、内部電源駆動用
のＰチャネルトランジスタＰ１３、抵抗Ｒ１１及びＲ１
２、ＰチャネルトランジスタＰ１３の動作を制御する差
動増幅部１０を備えている。さらに本実施例では、差動
増幅部１０の動作状態を制御する制御回路１２、外部電
源電圧Ｖccを供給されるボンディングパッド１３、内部
電源電圧Ｖint を出力するボンディングパッド１４、及
び接地されたボンディングパッド１５を備えている点に
特徴がある。

【００５５】制御回路１２は、ボンディングパッド１２
ａと、このボンディングパッド１２ａと接地電圧Ｖss端
子との間に接続されゲートに外部電源電圧Ｖccが供給さ
れるＮチャネルトランジスタＮ１３と、ボンディングパ
ッド１２ａにゲートが共通接続されたＰチャネルトラン
ジスタＰ１４及びＮチャネルトランジスタＮ１４から成
るインバータと、このインバータの出力端子にゲートが
共通接続されたＰチャネルトランジスタＰ１５及びＮチ
ャネルトランジスタＮ１５から成るインバータであっ
て、その出力端子が差動増幅部１０のＮチャネルトラン
ジスタＮ１２のソースに接続されたインバータとを備え
ている。ここで、ＮチャネルトランジスタＮ１３の寸法
は他のトランジスタと比較して小さく設定されており、
ＮチャネルトランジスタＮ１５は大きく設定されてい
る。

【００５６】先ず、外部電源電圧Ｖccが例えば５Ｖとい
うように所定値以上である場合は、以下のように動作す
る。この場合には、制御回路１２は図１と同様な状態に
あり、作業者によりボンディングパッド１２ａは他のボ
ンディングパッドと接続されない。

【００５７】ＮチャネルトランジスタＮ１３は、ゲート
に外部電源電圧Ｖccが入力されてオンし、ボンディング
パッド１２ａとＮチャネルトランジスタＮ１３のドレイ
ンとを接続するノードは、接地レベルに保たれる。Ｐチ
ャネルトランジスタＰ１４及びＮチャネルトランジスタ
Ｎ１４のゲートにはこのロウレベルの電位が入力され、
反転されてハイレベルの電位がＰチャネルトランジスタ
Ｐ１５及びＮチャネルトランジスタＮ１５のゲートに入
力される。このＰチャネルトランジスタＰ１５とＮチャ
ネルトランジスタＮ１５から成るインバータにより反転
され、このインバータから出力される電位ＶSSG は接地
電位Ｖssと等しいレベルになる。

【００５８】この結果、差動増幅部１０のＮチャネルト
ランジスタＮ１２のソースは接地された状態になり、図
２１に示された回路と同様に動作する。即ち、基準電位
発生回路１１より発生された基準電位Ｖref と、電位差
Ｖcc−ＶssがＰチャネルトランジスタＰ１３及び抵抗Ｒ
１１と、抵抗Ｒ１２とで分割された電位ＶA とが差動増
幅部１０に入力され、相対的な電位差に応じてＰチャネ
ルトランジスタＰ１３のオンオフが制御され、降圧され
た一定の内部電源電圧Ｖint が出力される。

【００５９】次に、外部電源電圧Ｖccが例えば３．３Ｖ
というように所定値より低い場合は、以下のようであ
る。制御回路１２のボンディングパッド１２ａと、外部
電源電圧Ｖccが供給されるボンディングパッド１３と、
内部電源電圧Ｖint を出力するボンディングパッド１４
とが、作業者がボンディングワイヤにより接続すること
で短絡された状態になる。これにより、ボンディングパ
ッド１２ａ，１３及び１４の電位は全て外部電源電圧Ｖ
ccと同一レベルになる。

【００６０】制御回路１２において、ボンディングパッ
ド１２ａのレベルが外部電源電位Ｖccと等しいことか
ら、ＰチャネルトランジスタＰ１５及びＮチャネルトラ
ンジスタＮ１５から成るインバータの出力電位ＶSSG は
外部電源電圧Ｖccのレベルになる。これにより、差動増
幅部１０のＮチャネルトランジスタＮ１２のソースには
外部電源電圧Ｖccが供給され、この差動増幅部１０は非
動作状態になって消費電流は流れなくなる。また、基準
電位発生回路１１及び抵抗Ｒ１１，Ｒ１２に流れる消費
電流もなくなる。ここで、ＮチャネルトランジスタＮ１
３はオン状態にあるが、上述したようにこのトランジス
タは寸法が小さく設定されており、消費電流は無視でき
る程度に小さい。

【００６１】このように、第１の実施例によれば外部電
源電圧Ｖccが高い場合には、制御回路１２により差動増
幅部１０を動作させず、この部分の消費電流がカットさ
れる。図６に、外部電源電圧Ｖccとスタンドバイ時の消
費電流ＩCCとの関係を示す。従来は、外部電源電圧Ｖcc
が３．３Ｖというように低い場合でも、差動増幅部１０
とＰチャネルトランジスタＰ１３は動作させていた。こ
のため、線Ｌ１に示されるようにスタンバイ時の消費電
流が大きかった。これに対し、本実施例では外部電源電
圧Ｖccが低い場合には差動増幅部１０及びＰチャネルト
ランジスタＰ１３を動作させないため、線Ｌ２で示され
たようにスタンドバイ電流Ｉccが大幅に低減される。よ
って、携帯型の電子機器におけるバッテリバックアップ
時間を従来よりも長くすることができる。

【００６２】また、従来は外部電源電圧Ｖccが低い場
合、ＰチャネルトランジスタＰ１３の抵抗によって、外
部電源電圧Ｖccよりも低い電圧が内部電源電圧Ｖint と
して出力されていた。本実施例では、ボンディングパッ
ド１４には外部電源電圧Ｖccが供給されるため、この電
圧Ｖccが降下せずにそのまま内部電源電圧Ｖint として
出力される。よって、アクセス時間の遅延や動作マージ
ンの低下といった弊害を防止することができる。

【００６３】また、内部電源駆動用のＰチャネルトラン
ジスタＰ１３は、外部電源電圧Ｖccが高い場合にのみ動
作させるため、この場合に最適な大きさに設定すること
で、スイッチングノイズの発生を抑制することができ
る。

【００６４】次に、第１の実施例における制御回路１２
の変形例を図２に示す。

【００６５】外部電源電圧Ｖcc端子と接地電圧Ｖss端子
との間に、ヒューズＦ１とＮチャネルトランジスタＮ１
６とが直列に接続されている。このＮチャネルトランジ
スタＮ１６のゲートには、外部電源電圧Ｖccが供給され
る。ヒューズＦ１とＮチャネルトランジスタＮ１６のド
レインとを接続するノードに、Ｐチャネルトランジスタ
Ｐ１６とＮチャネルトランジスタＮ１７から成るインバ
ータの入力端子が接続され、その出力端子から電位ＶSS
G が出力される。

【００６６】外部電源電圧Ｖccが高い場合には、図２に
示された状態で用いられる。ヒューズＦ１とＮチャネル
トランジスタＮ１６のドレインとを接続するノードの電
位ＶEXTFU は、ハイレベルである。この電位ＶEXTFU
が、ＰチャネルトランジスタＰ１６とＮチャネルトラン
ジスタＮ１７とから成るインバータで反転され、ロウレ
ベルの電位ＶSSG が出力される。これにより、差動増幅
部１０は動作して降圧された内部電源電圧Ｖint が出力
される。

【００６７】外部電源電圧Ｖccが低い場合は、作業者が
ヒューズＦ１を溶断する。電位ＶEXTFU はロウレベルに
なり、電位ＶSSG はハイレベルになる。このため、差動
増幅部１０は非動作状態になる。

【００６８】図３に、外部電源電圧Ｖccが低い場合に、
作業者によってヒューズが溶断されることで外部電源電
圧Ｖccを内部電源電圧Ｖint として出力する回路の例を
示す。外部電源電圧Ｖcc端子と接地電圧Ｖss端子との間
にヒューズＦ２とＮチャネルトランジスタＮ１８とが直
列に接続され、この両者を接続するノードにＰチャネル
トランジスタＰ１７及びＮチャネルトランジスタＮ１９
から成るインバータと、ＰチャネルトランジスタＰ１８
及びＮチャネルトランジスタＮ２０から成るインバータ
とが２段接続されている。ＰチャネルトランジスタＰ１
８とＮチャネルトランジスタＮ２０から成るインバータ
の出力端子はＰチャネルトランジスタＰ１９のゲートに
接続され、そのドレインは外部電源電圧Ｖcc端子に接続
されソースは内部電源電圧Ｖint を出力する端子に接続
されている。

【００６９】この回路では、外部電源電圧Ｖccが高い場
合は、作業者によりヒューズＦ２は溶断されず図３に示
された状態で動作する。電位ＶEXTFU はハイレベルにな
り、２段のインバータを経た後、Ｐチャネルトランジス
タＰ１９のゲートにはハイレベルの出力が与えられオフ
する。これにより、外部電源電圧Ｖcc端子と内部電源電
圧Ｖint を出力する端子とは遮断された状態になる。

【００７０】外部電源電圧Ｖccが低い場合は、作業者に
よりヒューズＦ２は溶断される。電位ＶEXTFU はロウレ
ベルになり、ＰチャネルトランジスタＰ１９のゲートに
はロウレベルの出力が与えられてオンする。この結果、
外部電源電圧Ｖcc端子と内部電源電圧Ｖint を出力する
端子とが接続される。ＰチャネルトランジスタＰ１９の
寸法をできるだけ大きくすることで、外部電源電圧Ｖcc
とほぼ同レベルの内部電源電圧Ｖint を出力することが
できる。

【００７１】また、ＮチャネルトランジスタＮ１８はオ
ン状態にあるが、その寸法を小さく設定することで消費
電流を無視できる程度に抑えることができる。

【００７２】図２に示された回路と図３に示された回路
とを組み合わせた場合には、外部電源電圧Ｖccが低いと
き、ヒューズＦ１及びＦ２を溶断することで、差動増幅
部１０及びＰチャネルトランジスタＰ１３の消費電流を
カットできると同時に、外部電源電圧Ｖccをほとんど降
下させずに内部電源電圧Ｖint として出力することがで
きる。

【００７３】図４に、図１における制御回路１２の変形
例を示す。図１の制御回路１２は、電位ＶSSG のレベル
を変えることで、差動増幅部１０の動作を制御する。こ
れに対し、図４に示された制御回路は、電位ＶSSG を出
力する端子と接地電圧Ｖss端子との間に接続されたトラ
ンジスタの導通を制御することで、差動増幅部１０の動
作を制御する点が相違する。

【００７４】ボンディングパッド１６と接地電圧端子Ｖ
ssとの間にＮチャネルトランジスタＮ２１が接続され、
またボンディングパッド１６にはＰチャネルトランジス
タＰ２０とＮチャネルトランジスタＮ２２とから成るイ
ンバータの入力端子が接続されている。このインバータ
の出力端子は、ドレインが電位ＶSSG を出力する端子に
接続されソースが接地されたＮチャネルトランジスタＮ
２３のゲートに接続されている。

【００７５】外部電源電圧Ｖccが高い場合は、ボンディ
ングパッド１６は他のボンディングパッドと接続されて
いない。電圧ＶEXTBG のレベルはＮチャネルトランジス
タＮ２１がオンしていることでロウレベルになり、イン
バータにより反転されハイレベルの出力がＮチャネルト
ランジスタＮ２３のゲートに入力される。これにより、
ＮチャネルトランジスタＮ２３がオンし、電圧ＶSSG は
接地電圧Ｖssと同レベルになり、差動増幅部１０が動作
する。

【００７６】外部電源電圧Ｖccが低い場合は、ボンディ
ングパッド１６が図１におけるボンディングパッド１３
及び１４とボンディングワイヤにより短絡され、外部電
源電圧Ｖccが供給される。電圧ＶEXTBG がハイレベルに
なり、インバータで反転されてロウレベルの出力がＮチ
ャネルトランジスタＮ２３のゲートに供給されオフす
る。この結果、図１の差動増幅部１０のＮチャネルトラ
ンジスタＮ１２のソースは接地されなくなり、非動作状
態となる。

【００７７】図５に、図１における制御回路１２のさら
に他の変形例を示す。外部電源電圧Ｖcc端子とボンディ
ングパッド１７との間にＰチャネルトランジスタＰ２１
が接続されている。ボンディングパッド１７は、Ｐチャ
ネルトランジスタＰ２２とＮチャネルトランジスタＮ２
４から成るインバータの入力端子に接続されており、そ
の出力端子からは電位ＶSSG が出力される。

【００７８】外部電源電圧Ｖccが高い場合は、図４の回
路と同様にボンディングパッド１７は他のパッドと接続
されていない。電圧ＶEXTBG は、ゲートが接地されオン
状態にあるＰチャネルトランジスタＰ２１によりハイレ
ベルにあり、この電圧ＶEXTBG がインバータで反転され
ロウレベルの出力が電位ＶSSG として出力される。これ
により、図１の差動増幅部１０が動作する。

【００７９】外部電源電圧Ｖccが低い場合は、ボンディ
ングパッド１７は接地されたボンディングパッド１５と
短絡される。これにより、電位ＶEXTBG はロウレベルに
なり、インバータで反転されてハイレベルの電圧ＶSSG
が出力される。これにより、差動増幅部１０は非動作状
態になる。

【００８０】次に、本発明の第２の実施例による半導体
装置について説明する。この第２の実施例は、外部電源
電圧Ｖccの高低に応じて、内部電源駆動用トランジスタ
の導通抵抗を変える点に特徴がある。

【００８１】この第２の実施例による半導体装置の構成
を図７に示す。この半導体装置は、基準電位発生回路４
０と、類似した構成を有する回路２０及び回路３０とを
備えている。

【００８２】基準電位発生回路４０は、基準電位Ｖref
の出力を行う。

【００８３】回路２０は、外部電源電圧Ｖccが例えば
３．３Ｖというように所定値より低い場合にのみ動作す
るもので、検知回路２１、レベルシフタ２２、差動増幅
部２３、駆動用のトランジスタ部２４、抵抗分割用のＰ
チャネルトランジスタＰ４１，抵抗Ｒ２１及びＲ２２を
備えている。回路３０は、外部電源電圧Ｖccのレベルに
かかわらず常時動作し、検知回路３１、レベルシフタ３
２、差動増幅部３３、駆動用のＰチャネルトランジスタ
Ｐ４７、抵抗分割用のＰチャネルトランジスタＰ４８、
抵抗Ｒ２３及びＲ２４を備えている。

【００８４】回路２０において、検知回路２１は外部電
源電圧Ｖccのレベルを検知し、検知信号ＶCCMIN を出力
する。レベルシフタ２２は、検知信号ＶCCMIN を与えら
れて所望のレベルに変換するもので、Ｐチャネルトラン
ジスタＰ３１及びＰ３２、ＮチャネルトランジスタＮ３
１及びＮ３２、ＰチャネルトランジスタＰ３３及びイン
バータＩＮ１１を有しており、電圧Ｖ２１〜Ｖ２３を出
力する。

【００８５】トランジスタ部２４は、外部電源電圧Ｖcc
端子と内部電源電圧Ｖint 端子との間に並列に接続され
た複数のＰチャネルトランジスタＰ１０１〜Ｐ１０ｎ
（ｎは、２以上の整数）を有している。Ｐチャネルトラ
ンジスタＰ１０１〜Ｐ１０ｎは、ゲートに共通に電圧Ｖ
２１を入力されて、ドレインより内部電源電圧Ｖint を
出力する。

【００８６】ＰチャネルトランジスタＰ４１と抵抗Ｒ２
１及びＲ２２は、内部電源電圧Ｖint 端子と、電圧Ｖ２
３が出力されるインバータＩＮ１１の出力端子との間に
直列に接続されている。ここで、Ｐチャネルトランジス
タＰ４１はゲートに入力される電圧Ｖ２３のレベルに応
じてオン・オフを制御される。そして、抵抗Ｒ２１と抵
抗Ｒ２２とを接続するノードより、内部電源電圧Ｖint
−電圧Ｖ２３を抵抗分割した電圧Ｖ２４が出力される。

【００８７】差動増幅部２３は、Ｐチャネルトランジス
タＰ３４及びＰ３５と、ＮチャネルトランジスタＮ３３
〜Ｎ３６を有したカレントミラー型の差動増幅回路であ
る。この差動増幅部２３は、電圧Ｖ２２を与えられて動
作状態を制御され、基準電圧Ｖref と電圧Ｖ２４との比
較を行い電圧Ｖ２１を出力することで、駆動用のトラン
ジスタ部２４の動作制御を行う。

【００８８】回路３０は、上述したように回路２０と等
価な回路構成を有している。しかし、回路３０は外部電
源電圧Ｖccのレベルにかかわらず常時動作する。このた
め、必ずしも外部電源電圧Ｖccのレベルを検知する検知
回路３１やレベルシフタ３２を備えている必要はなく、
差動増幅部３３が常に動作し、基準電圧Ｖref と電圧Ｖ
３１との比較結果に応じてＰチャネルトランジスタＰ４
７のスイッチングを制御するものであればよい。

【００８９】このような構成を備えた本実施例の動作
は、以下のようである。先ず、外部電源電圧Ｖccのレベ
ルが、例えば３．３Ｖというように低い場合は、回路２
０と回路３０は共に動作する。回路２０において、検知
回路２１で外部電源電圧Ｖccが所定値よりも低いことが
検知され、このことを示す制御信号ＶCCMIN が出力され
る。レベルシフタ２２はこの制御信号ＶCCMIN を与えら
れて、電圧Ｖ２１〜Ｖ２３を出力する。論理レベルとし
ては、電圧Ｖ２１及びＶ２３はロウレベルで、電圧Ｖ２
２はハイレベルである。

【００９０】トランジスタ部２４にロウレベルの電圧Ｖ
２１が入力され、ＰチャネルトランジスタＰ１０１〜Ｐ
１０ｎがオンし、導通抵抗に応じて降圧した内部電源電
圧Ｖint を出力する。この電圧Ｖint と電圧Ｖ２３との
電位差が、ＰチャネルトランジスタＰ４１と、抵抗Ｒ２
１及びＲ２２とで抵抗分割され、電圧Ｖ２４が出力され
る。

【００９１】差動増幅部２３は、ハイレベルの電圧Ｖ２
２を入力されて動作状態にある。基準電圧Ｖref と電圧
Ｖ２４とが入力されて比較され、電圧Ｖ２４の方が高い
場合はハイレベルの電圧Ｖ２１が出力されてＰチャネル
トランジスタＰ１０１〜Ｐ１０ｎがオフする。これによ
り、内部電源電圧Ｖint のレベルが降下する。電圧Ｖ２
４の方が基準電圧Ｖref よりも低い場合は、ロウレベル
の電圧Ｖ２１が出力されてＰチャネルトランジスタＰ１
０１〜Ｐ１０ｎがオンし、内部電源電圧Ｖintが上昇す
る。

【００９２】同様に、回路３０において検知回路３１、
レベルシフタ３２及び差動増幅部３３が動作する。検知
回路３１は外部電源電圧Ｖccのレベルを検知して制御信
号Ｖccmax を出力する。ここでは、差動増幅部３３を常
時動作させるように、この制御信号ＶCCMAX は常にハイ
レベルにある。外部電源電圧Ｖccと、制御信号ＶCCMAx
がインバータＩＮ１２で反転されてロウレベルの信号と
の電位差が、ＰチャネルトランジスタＰ４７と、Ｐチャ
ネルトランジスタＰ４８及び抵抗Ｒ２３，Ｒ２４で抵抗
分割され、電位Ｖ３１として出力される。この電位３１
と、基準電位Ｖref とが差動増幅部３３に入力されて比
較され、この結果に応じてＰチャネルトランジスタＰ４
７の導通が制御される。

【００９３】外部電源電圧Ｖccが低い場合には、回路２
０のＰチャネルトランジスタＰ１０１〜Ｐ１０ｎと回路
３０のＰチャネルトランジスタＰ４７が共にオンし、並
列に接続された状態となる。よって、内部電源電圧Ｖin
t を発生する駆動用トランジスタの寸法が大きくなる。
このため、外部電源電圧Ｖccからほとんど降圧させずに
内部電源電圧Ｖint を発生させることができる。特に、
トランジスタ部２４においてＰチャネルトランジスタＰ
１０１〜Ｐ１０ｎの数を多くするなどによって、駆動用
トランジスタの寸法を大きくすることで、外部電源電圧
Ｖcc端子と内部電源電圧Ｖint 端子とをほぼ短絡した場
合と同様な状態にすることができる。

【００９４】外部電源電圧Ｖccが例えば５Ｖというよう
に高い場合は、以下のようである。回路２０において、
検知回路２１が外部電源電圧Ｖccが所定値以上であるこ
とを検知する。このときの制御信号ＶCCMIN はロウレベ
ルであり、差動増幅部２３にはロウレベルの電位Ｖ２２
が与えられ、非動作状態となる。Ｐチャネルトランジス
タＰ４１には、ハイレベルの電位Ｖ２３が入力されてオ
フする。差動増幅部２３からの出力電位Ｖ２１はハイレ
ベルであり、ＰチャネルトランジスタＰ１０１〜Ｐ１０
ｎは全てオフする。

【００９５】一方の回路３０では、外部電源電圧Ｖccが
高い場合にも動作しており、ＰチャネルトランジスタＰ
４７から内部電源電圧Ｖint が出力される。このよう
に、外部電源電圧Ｖccが高いときはＰチャネルトランジ
スタＰ４７のみがオンする。このため、内部電源電圧Ｖ
int を出力する駆動用トランジスタの導通抵抗を大きく
設定することができ、スイッチング時のノイズを抑制し
て動作マージンを向上することができる。

【００９６】以上のように、第２の実施例では外部電源
電圧Ｖccのレベルに応じて内部電源電圧Ｖint を出力す
るトランジスタの導通抵抗を変えている。外部電源電圧
Ｖccが低いときは導通抵抗を小さくして外部電源電圧に
ほぼ等しい内部電源電圧Ｖint を出力し、外部電源電圧
Ｖccが高いときは導通抵抗を大きくしてスイッチング時
のノイズを低減し動作マージンを高く確保することがで
きる。

【００９７】図８に、この第２の実施例における検知回
路２１の具体的な回路の例を示す。外部電源電圧Ｖcc端
子と接地電圧Ｖss端子との間に、Ｐチャネルトランジス
タＰ５１とＮチャネルトランジスタＮ５１とで構成され
たインバータと、ＮチャネルトランジスタＮ５２が直列
に接続されている。このインバータの入力端子には、外
部電源電圧Ｖccに影響されない基準電位Ｖref が入力さ
れ、ＮチャネルトランジスタＮ５２のゲートにはハイレ
ベルの信号Ｖ２５が入力される。このインバータの出力
端子にはインバータＩＮ１３の入力端子が接続され、イ
ンバータＩＮ３１の出力端子にはＮＡＮＤ回路ＮＡ１１
及びＮＡＮＤ回路１２で構成されたＲ−Ｓラッチ回路の
セット端子が接続されている。このラッチ回路のリセッ
ト端子には、動作時にはロウレベルの信号Ｖ２６が入力
される。ラッチ回路の補出力端子にはインバータＩＮ１
４を介して制御信号ＶCCMIN が出力される端子が接続さ
れている。

【００９８】この検知回路によれば、トランジスタＰ５
１、Ｎ５１及びＮ５２の抵抗の比率に応じて制御信号Ｖ
CCMIN のレベルが切り換わる。

【００９９】次に、第２の実施例における検知回路２１
の他の回路の例を示す。この回路は、ＣＭＯＳ型カレン
トミラー回路を用いたものである。外部電源電圧Ｖcc端
子と接地電圧Ｖss端子との間に、Ｐチャネルトランジス
タＰ５２と抵抗Ｒ２５〜Ｒ２７、Ｎチャネルトランジス
タＮ５３が直列に接続されている。電圧Ｖcc−Ｖssを、
ＰチャネルトランジスタＰ５２及び抵抗Ｒ２５と、抵抗
Ｒ２６及びＲ２７とＮチャネルトランジスタＮ５３で抵
抗分割した電位Ｖ２７が、抵抗Ｒ２５とＲ２６とを接続
するノードから発生する。

【０１００】ＰチャネルトランジスタＰ５４及びＰ５５
とＮチャネルトランジスタＮ５４〜Ｎ５６で差動増幅部
が構成されており、その動作は内部電源電圧Ｖint 端子
とＰチャネルトランジスタＰ５４及びＰ５５のソースと
の間に接続されたＰチャネルトランジスタＰ５３の動作
状態により制御される。このＰチャネルトランジスタＰ
５３のオンオフは、インバータＩＮ１５を介してゲート
に供給される電圧Ｖ２５により制御される。

【０１０１】電位Ｖ２７と基準電位Ｖref とがこの差動
増幅部に入力され、比較結果が電位Ｖ２８として出力さ
れる。この電位Ｖ２８は、インバータ列ＩＮ１６及びＩ
Ｎ１７を介して制御信号ＶCCMIN として出力される。ま
た、電位Ｖ２８と接地電圧Ｖss端子との間には、ゲート
がインバータＩＮ１５の出力端子に接続されたＮチャネ
ルトランジスタＮ５７が接続されている。また、抵抗Ｒ
２６と抵抗Ｒ２７とを接続するノードと接地電圧Ｖss端
子との間に、抵抗Ｒ２８とＮチャネルトランジスタＮ５
６が直列に接続されている。このＮチャネルトランジス
タＮ５６の導通は、制御信号ＶCCMIN により制御され
る。このような構成を有した検知回路によっても、外部
電源電圧Ｖccを抵抗分割して得られた電圧Ｖ２７と基準
電位Ｖrefとを対比することで、外部電源電圧Ｖccの高
低を検知することが可能である。

【０１０２】また、この図９に示された検知回路は、外
部電源電圧Ｖccが高レベルから低レベルに切り換わる時
と、低レベルから高レベルに切り換わる時とで電位が異
なっており、いわゆるヒステリシス特性を有している。
これにより、製造プロセスの条件が変動し、外部電源電
圧Ｖccの高低を区別する基準レベルが多少ずれたとして
も、確実な動作が保証される。

【０１０３】次に、本発明の第３の実施例について説明
する。図１０に、本実施例による半導体装置の構成を示
す。この装置は、ビット線対の電圧Ｖ４１及びＶ４２の
相対的な電位の高低をセンス回路５０で検知し、その結
果を出力トランジスタから出力するが、その出力トラン
ジスタの寸法を外部電源電圧Ｖccのレベルに応じて変え
る点に特徴がある。

【０１０４】出力トランジスタは、Ｐチャネルトランジ
スタＰ６１及びＰ６２と、ＮチャネルトランジスタＮ６
３及びＮ６４で構成されている。Ｐチャネルトランジス
タＰ６１とＮチャネルトランジスタＮ６３は、外部電源
電圧Ｖcc端子と接地電圧Ｖss端子との間に直列に接続さ
れている。ＰチャネルトランジスタＰ６２とＮチャネル
トランジスタＮ６４は、その間にＮチャネルトランジス
タＮ６１及びＮ６２を介して外部電源電圧Ｖcc端子と接
地電圧Ｖss端子との間に直列に接続されている。Ｐチャ
ネルトランジスタＰ６１及びＰ６２のゲートは、センス
回路５０の一方の出力端子にインバータＩＮ２１を介し
て接続され、ＮチャネルトランジスタＮ６３及びＮ６４
のゲートは、センス回路５０の他方の出力端子にインバ
ータＩＮ２２を介して接続されている。また、Ｎチャネ
ルトランジスタＮ６１及びＮ６２のゲートには、検知回
路５１の出力端子が接続されており、制御信号ＶCCMIN
によりその導通を制御される。この半導体装置の出力端
子は、ＰチャネルトランジスタＰ６１とＮチャネルトラ
ンジスタＮ６３、ＮチャネルトランジスタＮ６１とＮ６
２とを接続するノードに共通に接続されている。

【０１０５】検知回路５１により、外部電源電圧Ｖccの
高低が検知され、低電圧の場合には制御信号ＶCCMIN は
ハイレベルになる。これにより、Ｐチャネルトランジス
タＰ６２とＮチャネルトランジスタＮ６２が共にオンす
る。よって、出力トランジスタとして、Ｐチャネルトラ
ンジスタＰ６１及びＰ６２、ＮチャネルトランジスタＮ
６３及びＮ６４が全て導通状態になり、結果として導通
抵抗が低くなる。このため、外部電源電圧Ｖccが低い場
合には、最終段の出力トランジスタの寸法が大きくな
り、出力レベルの低下が防止される。

【０１０６】逆に、外部電源電圧Ｖccが高い場合には、
制御信号ＶCCMIN はロウレベルになる。Ｎチャネルトラ
ンジスタＮ６１及びＮ６２がオフし、Ｐチャネルトラン
ジスタＰ６２とＮチャネルトランジスタＮ６４は共にオ
フする。出力トランジスタは、Ｐチャネルトランジスタ
Ｐ６１とＮチャネルトランジスタＮ６３のみによって構
成され、導通抵抗は高くなる。これにより、外部電源電
圧Ｖccが高電圧の場合にもスイッチングノイズを抑制す
ることができる。

【０１０７】本発明の第４の実施例による半導体装置に
ついて述べる。この装置は、半導体記憶装置におけるセ
ンスアンプの共通ソースノードを駆動する定電流性の降
圧回路を備え、その構成は図１１に示されるようであ
る。

【０１０８】センスアンプ回路６４は、Ｐチャネルトラ
ンジスタで構成されたＰチャネルセンスアンプ７１，７
２と、Ｎチャネルトランジスタで構成されたＮチャネル
センスアンプ７３，７４とを有している。それぞれＰチ
ャネルセンスアンプ７１，７２は、Ｐチャネルトランジ
スタの共通ソースノードＳＡＰが充電されることで活性
化され、Ｎチャネルセンスアンプ７３，７４は、Ｎチャ
ネルトランジスタの共通ソースノードバーＳＡＮが放電
されることで活性化される。

【０１０９】この共通ソースノードＳＡＰ，バーＳＡＮ
の充放電は、制御回路６３によって行われる。このう
ち、Ｐチャネルセンスアンプ７１，７２の共通ソースノ
ードＳＡＰの充電は、ＰチャネルトランジスタＰ７５〜
Ｐ７７と、ＮチャネルトランジスタＮ７６及びＮ７７で
構成された回路６３ａにより行われる。

【０１１０】この回路６３ａは、Ｎチャネルトランジス
タＮ７７のゲートに入力される基準電位ＶRSAPと共通ソ
ースノードＳＡＰとの比較に基づいて動作する。基準電
位ＶRSAPは、基準電位発生回路６１により発生される。
内部電源電圧Ｖint 端子と接地電圧Ｖss端子との間に、
抵抗Ｒ３１及びＲ３２、ダイオードＤ１、Ｎチャネルト
ランジスタＮ７１が直列に接続されており、抵抗Ｒ３１
と、抵抗Ｒ３２、ダイオードＤ１、Ｎチャネルトランジ
スタＮ７１とにより抵抗分割されて基準電位ＶRSAPが生
成される。

【０１１１】この基準電位ＶRSAPのレベルは、基準電位
制御回路６２の動作に応じて切り替わる。基準電位制御
回路６２では、内部電源電圧Ｖint 端子と電圧ＶRSAP端
子との間にＰチャネルトランジスタＰ７１とＰ７２とが
直列に接続されている。ＰチャネルトランジスタＰ７２
のオンオフ動作は、図７における検知回路２１から出力
された制御信号ＶCCMIN がインバータＩＮ３１で反転さ
れたものにより制御される。また、制御回路６３におい
て、インバータＩＮ３２、ＮチャネルトランジスタＮ７
２を含む回路６３ａは、イネーブル信号ＳＥを入力され
て第１の信号を出力する第２の制御回路に相当する。

【０１１２】外部電源電圧Ｖccが低いときは、検知信号
ＶCCMIN はハイレベルである。この信号ＶCCMIN がイン
バータＩＮ３１で反転され、ロウレベルの電位がＰチャ
ネルトランジスタＰ７２のゲートに与えられ、オンす
る。これにより、ＰチャネルトランジスタＰ７１及びＰ
７２を介して、内部電源電圧Ｖint 端子と基準電位ＶRS
AP端子とが短絡される。これにより、基準電位ＶRSAPの
レベルが内部電源電圧Ｖint とほぼ等しい例えば３．３
Ｖというレベルになる。このような基準電位ＶRSAPが回
路６３ａのＮチャネルトランジスタＮ７７のゲートに入
力され、共通ソースノードＳＡＰを充電する速度が速く
なる。

【０１１３】逆に、外部電源電圧Ｖccが高いときは、Ｐ
チャネルトランジスタＰ７２はオフする。基準電位ＶRS
AP端子と内部電源電圧Ｖint 端子とは短絡されず、基準
電位ＶRSAPのレベルは回路６１により決定される。この
ときの電圧ＶRSAPは、例えば１．４Ｖというように低く
設定される。この基準電位ＶRSAPが回路６３ａのＮチャ
ネルトランジスタＮ７７のゲートに入力され、スイッチ
ング時に発生するノイズレベルが低減される。

【０１１４】このように、外部電源電圧Ｖccが低い場合
には、基準電位ＶRSAPを例えば３．３Ｖというように高
くし、共通ソースノードＳＡＰの充電速度を高速化する
ことで、ビット線のリストアの遅延を防止することがで
きる。また、外部電源電圧Ｖccが高い場合には、逆に基
準電位ＶRSAPを例えば１．４Ｖというように低くし、信
号ＳＡＰの充電速度を遅くすることでこの信号線ＳＡＰ
の充電時の電源ノイズを抑制し、誤動作を防止すること
ができる。

【０１１５】次に、本発明の第５〜第７の実施例による
半導体装置について説明する。これらの実施例は、いず
れも基準電位Ｖref を発生する際に、そのレベルを外部
電源電圧Ｖccの高低に応じて切り替えるものである。こ
の基準電位Ｖref は、Ｉ／Ｏ入力レベル比較の為の参照
電圧や、ＤＲＡＭにおけるビット線の１／２Ｖccプリチ
ャージ電圧の発生回路に用いられる。

【０１１６】図１２は、本発明の第５の実施例による装
置であり、制御回路８１と基準電位発生回路８２とを有
している。制御回路８１からは、外部電源電圧Ｖccの高
低に応じた制御信号が出力される。この制御信号が基準
電位発生回路８２に与えられ、外部電源電圧Ｖccが高い
場合には基準電位Ｖref1が出力され、低い場合には基準
電圧Ｖref2が出力される。

【０１１７】図１３に示された第６の実施例は、基準電
位Ｖref1を発生する基準電位発生回路８４と、基準電位
Ｖref2を発生する基準電位発生回路８５とをそれぞれ備
えている。そして、基準電位発生回路８４及び８５から
の出力はスイッチング回路８６に与えられ、制御回路８
３からの制御信号に応じていずれか一方が選択されて出
力される。

【０１１８】図１４には、本発明の第７の実施例が示さ
れている。第６の実施例と同様に、基準電位Ｖref1 ，
Ｖref2をそれぞれ発生する基準電位発生回路８８及び８
９を備えているが、それぞれ制御回路８７からの制御信
号を与えられて動作状態が制御される点が相違する。外
部電源電圧Ｖccが高いときは、制御信号により基準電位
発生回路８８のみが動作して基準電位Ｖref1が発生さ
れ、基準電位発生回路８９は非動作状態になる。発生さ
れた基準電位Ｖref1がスイッチング回路９０に入力さ
れ、出力される。外部電源電圧Ｖccが低い場合は、これ
とは逆に基準電位発生回路８８が非動作状態になり、基
準電位発生回路８９が動作して基準電位Ｖref2が発生さ
れる。この基準電位Ｖref2がスイッチング回路９０に入
力され、外部へ出力される。この第７の実施例によれ
ば、いずれか一方の基準電位発生回路のみが動作するた
め、第６の実施例と比較して消費電流を低減させること
ができる。

【０１１９】この様に、基準電位Ｖref を外部電源電圧
Ｖccに応じて変化させることにより、低電圧で用いる時
は低い基準電位を、高い電圧で用いる時は相応の基準電
位を発生することができる。

【０１２０】図１５〜図１７に、それぞれ本発明の第８
〜第１０の実施例による半導体装置の構成を示す。これ
らの実施例は、基板電位ＶSSB1又はＶSSB2のいずれか一
方を、外部電源電圧Ｖccの高低に応じて出力するもの
で、ブロック構成としては上述した第５〜第７の実施例
によるものと同様である。

【０１２１】図１５に示された第８の実施例では、制御
回路９１からの制御信号に応じて、基板電位発生回路９
２から基板電位ＶSSB1，ＶSSB2のいずれか一方が出力さ
れる。

【０１２２】さらに具体的には、ＶSSB2をＶSSB1より浅
く（接地電位に近く）設定しておいて、Ｖccが低電圧の
時にＶSSB2を出力するように制御回路９１を構成する。

【０１２３】図１６における第９の実施例では、基板電
位発生回路９４及び９５からそれぞれ発生された基板電
位ＶSSB1，ＶSSB2のいずれか一方が、制御回路９３の制
御に応じてスイッチング回路９６により選択され出力さ
れる。

【０１２４】図１７における第１０の実施例では、制御
回路９７の制御により、基準電位発生回路９８と９９の
いずれか一方のみが動作して基準電位ＶSSB1又はＶSSB2
が発生され、スイッチング回路１００より出力される。

【０１２５】この様な構成によって、電源電圧に応じて
基板電位を変化させられる。例えば、低電圧で用いる時
は、基板電位を浅く（接地電位に近く）設定すると、Ｍ
ＯＳトランジスタのバックゲートバイアス効果が抑えら
れ、しきい値を下げることができる。この結果、低電圧
で用いた時はＭＯＳトランジスタを相応のしきい値で使
用でき誤動作もなくなる。

【０１２６】さらに、図１８〜図２０に、本発明の第１
１〜第１３の実施例の構成をそれぞれ示す。これらの実
施例は、外部電源電圧Ｖccの高低に応じて昇圧比を変え
て電圧を出力するものである。それぞれの実施例のブロ
ック構成は、第５〜第７、第８〜第１０による実施例と
それぞれ同様である。ここで昇圧された電圧電力は例え
ばＤＲＡＭのワード線昇圧回路の昇圧電源として用い
る。

【０１２７】図１８に示された第１１の実施例は、制御
回路１０１からの制御信号に応じて、昇圧回路１０２か
ら昇圧電圧Ｖb1又はＶb2のいずれか一方が出力される。

【０１２８】図１９に示された第１２の実施例では、昇
圧回路１０４及び１０５からそれぞれ昇圧電圧Ｖb1，Ｖ
b2が発生され、制御回路１０３により制御されるスイッ
チング回路１０６からいずれか一方が出力される。

【０１２９】図２０における第１３の実施例では、昇圧
回路１０８及び１０９のいずれか一方が制御回路１０７
の制御により動作状態になり、昇圧電圧Ｖb1，Ｖb2のい
ずれか一方がスイッチング回路１１０より出力される。

【０１３０】このように、外部電源電圧Ｖccに応じて昇
圧電圧比を変えることができる。外部電源電圧Ｖccが低
電圧のときは、昇圧電圧比を高くすることで、例えばＤ
ＲＡＭのワード線に印加する電圧が高くなり、選択され
たセルのトランジスタを確実にオンさせることができ
る。これにより、誤動作が防止され、アクセス時間も短
縮される。

【０１３１】ここで、第５〜第１３の実施例における制
御回路は、いずれも外部電源電圧Ｖccの高低に応じた制
御信号を発生する。制御回路の内部に例えばヒューズを
備え、外部電源電圧Ｖccの高低に応じて作業者によって
ヒューズが溶断されあるいは溶断されないことで、制御
信号を生成することができる。これらの具体的な回路構
成は、図２、図３に示したものと同等である。また、ボ
ンディングパッドを備え、外部電源電圧Ｖccの高低に応
じてボンディングパッド間が作業者によってボンディン
グワイヤで短絡されるか否かにより、制御信号を生成し
てもよい。これらの具体的な回路構成は、図４、図５に
示したものと同等である。あるいは、例えばフローティ
ングゲートを有するＭＯＳ型トランジスタ等の不揮発性
のメモリセルを内蔵し、外部電源電圧Ｖccの高低に関す
る情報を予め書き込んでおいてもよい。さらに、外部電
源電圧Ｖccの高低を検知する回路を内蔵し、自動的にそ
のレベルに応じた制御信号を生成するものであってもよ
い。また、第５〜第１３の実施例における制御回路は、
上述したように、例えば第１の実施例として図１に示さ
れた制御回路１２や、図２、図４、図５に示された回路
の構成を応用することができる。あるいは、第２の実施
例として図７〜９に示された回路と同様な構成を用いて
もよい。

【０１３２】本発明の第１〜第１３の実施例によれば、
いずれの実施例においても一つの半導体装置で異なる外
部電源電圧Ｖccに対して用いることができる。このた
め、高電圧用の装置と低電圧用の装置とをそれぞれ専用
に製造する必要がない。このことは、製造コストを低減
させるだけでなく、製造後において市場の要求に応じた
装置の供給が可能である。

【０１３３】また、一般に高電圧で用いるより低電圧で
用いる場合の方が動作マージンが小さく、検査により不
良となりやすい。低電圧で不良と判定された装置も、高
電圧で用いることが可能な場合は多く、それぞれ専用の
装置として製造する場合よりも製造歩留まりを向上させ
ることができる。

【０１３４】上述した実施例はいずれも一例であり、本
発明を限定するものではない。例えば、本発明の半導体
装置の一例として、図１〜図５に示された第１の実施例
における回路構成に限らず、外部電源電圧が所定値より
も低い場合には、内部電源降圧回路を非動作状態にし、
かつ外部電源電圧を内部電源電圧として出力するもので
あればよい。

【０１３５】また上述した実施例では、外部電源電圧が
例えば５Ｖと３．３Ｖというように、２種類の電圧に対
応する場合を想定しているが、３種類以上の電圧で用い
る場合にも本発明を適用することができる。この場合に
は、例えば外部電源電圧のレベルが最も低い場合に、内
部電源駆動用トランジスタや出力トランジスタ等の寸法
が最も大きくなるように設定すればよい。

【０１３６】

【０１３７】

【発明の効果】以上説明したように本発明の半導体装置
は、内部電源駆動用トランジスタのコンダクタンスを、
外部電源電圧が低い場合には大きくして降圧を防止し、
外部電源電圧が高い場合には小さくしてスイッチング時
に発生するノイズを低減し動作マージンを確保すること
ができる。

【０１３８】出力バッファ回路を有する半導体装置で
は、出力トランジスタのコンダクタンスを外部電源電圧
が低い場合には大きくして降圧を防止し、外部電源電圧
が高い場合には小さくしてスイッチングノイズを低減し
て誤動作を防止することができる。

【０１３９】

【０１４０】また、異なる外部電源電圧に対しても同一
の半導体装置で対応することができ、製造後において市
場の要求に応じて振り分けることが可能である。また、
製造された装置が低い外部電源電圧では不良であって
も、高い外部電源電圧では用いることができる場合が多
く、低い外部電源電圧専用の装置を製造するよりも製造
歩留まりを向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体装置の構成
を示す回路図。

【図２】同半導体装置における制御回路の他の回路構成
を示す回路図。

【図３】同半導体装置における制御回路の他の回路構成
を示す回路図。

【図４】同半導体装置における制御回路の他の回路構成
を示す回路図。

【図５】同半導体装置における制御回路の他の回路構成
を示す回路図。

【図６】外部電源電圧に対するスタンバイ電流の変化を
示す説明図。

【図７】本発明の第２の実施例による半導体装置の構成
を示す回路図。

【図８】同半導体装置における検知回路の他の回路構成
を示した回路図。

【図９】同半導体装置における検知回路の他の回路構成
を示した回路図。

【図１０】本発明の第３の実施例による半導体装置の構
成を示す回路図。

【図１１】本発明の第４の実施例による半導体装置の構
成を示す回路図。

【図１２】本発明の第５の実施例による半導体装置の構
成を示す回路図。

【図１３】本発明の第６の実施例による半導体装置の構
成を示す回路図。

【図１４】本発明の第７の実施例による半導体装置の構
成を示す回路図。

【図１５】本発明の第８の実施例による半導体装置の構
成を示す回路図。

【図１６】本発明の第９の実施例による半導体装置の構
成を示す回路図。

【図１７】本発明の第１０の実施例による半導体装置の
構成を示す回路図。

【図１８】本発明の第１１の実施例による半導体装置の
構成を示す回路図。

【図１９】本発明の第１２の実施例による半導体装置の
構成を示す回路図。

【図２０】本発明の第１３の実施例による半導体装置の
構成を示す回路図。

【図２１】従来の半導体装置の構成を示す回路図。

【図２２】同半導体装置における基準電位発生回路の構
成を示す回路図。

【図２３】同半導体装置における外部電源電圧に対する
基準電位と内部電源電圧の変化を示す説明図。

【符号の説明】

１０ 差動増幅部 １１，４０，６１，８２，８４，８５，８８，８９ 基
準電位発生回路 １２，６３，８１，８３，８７，９１，９３，９７，１
０１，１０３，１０７制御回路 １３〜１７ ボンディングパッド ２１，５１ 検知回路 ２２，３２ レベルシフタ ２３，３３ 差動増幅部 ２４ トランジスタ部 ５０ センス回路 ６２ 基準電位制御回路 ６４ センスアンプ回路 ８６，９０，９６，１００，１０６，１１０ スイッチ
ング回路 ９２，９４，９５，９８，９９ 基板電位発生回路 １０２，１０４，１０５，１０８，１０９ 昇圧回路 Ｆ１，Ｆ２ フューズ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小 柳 勝 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 昭63−76007（ＪＰ，Ａ) 特開 昭59−139193（ＪＰ，Ａ) 特開 昭63−99615（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G05F 1/445,1/56 G05F 1/613,1/618 G11C 11/18 - 11/42

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】電源電圧を与えられ、前記電源電圧が所定
   値より低い場合に第１の検知信号を出力し、前記電源電
   圧が前記所定値以上である場合に第２の検知信号を出力
   する検知回路と、 電源電圧を与えられ、この電源電圧を第１の所定値に降
   圧し、この降圧した電源電圧を内部電源電圧として出力
   する内部電源降圧回路と、 前記内部電源電圧を与えられて、第２の所定値を有する
   基準電圧を出力する基準電圧発生回路と、 前記内部電源降圧回路の出力端子と前記基準電圧発生回
   路の出力端子との間に接続され、前記第１、第２の検知
   信号の一つにより制御されるトランジスタを有し、前記
   検知回路が前記第１の検知信号を出力したとき、前記ト
   ランジスタがオンして前記内部電源降圧回路から出力さ
   れた前記内部電源電圧を出力し、前記検知回路が前記第
   ２の検知信号を出力したとき、前記トランジスタがオフ
   して前記基準電圧が出力される第１の制御回路と、 外部から供給されたイネーブル信号を与えられて、第１
   の信号を出力する第２の制御回路と、 前記第１の信号により制御される第１のＰチャネルトラ
   ンジスタと、電源電圧端子と第１のノードとの間に並列
   に接続され、第１のノードにゲートが接続された第２の
   Ｐチャネルトランジスタと、前記第１のノードと接地端
   子との間に接続され、前記内部電源電圧と前記基準電圧
   のいずれかにより制御される第１のＮチャネルトランジ
   スタと、電源電圧端子と、センスアンプをイネーブル化
   するための第２のノードとの間に接続された前記第１の
   ノードに接続されたゲートを有する第３のＰチャネルト
   ランジスタとを有し、 前記第１の制御回路が内部電源電圧を出力し、前記第２
   の制御回路が前記第１の信号を出力することで、前記第
   １のＰチャネルトランジスタがオンし、前記第１のＮチ
   ャネルトランジスタの導通抵抗が第１の値になり、前記
   第３のＰチャネルトランジスタが前記第２のノードを介
   して前記センスアンプに第１のイネーブル信号を出力
   し、 前記第１の制御回路が基準電圧を出力し、前記第２の制
   御回路が前記第１の信号を出力することで、前記第１の
   Ｐチャネルトランジスタがオンし、前記第１のＮチャネ
   ルトランジスタの導通抵抗が第１の値より大きい第２の
   値になり、前記第３のＰチャネルトランジスタが前記第
   ２のノードを介して前記センスアンプに第１のイネーブ
   ル信号より低い電圧を有する第２イネーブル信号を出力
   する、第３の制御回路とを備えることを特徴とする半導
   体装置。
2. 【請求項２】電源電圧を与えられ、前記電源電圧が所定
   値より低い場合に第１の検知信号を出力し、前記電源電
   圧が前記所定値以上である場合に第２の検知信号を出力
   する第１の検知回路と、 電源電圧を与えられ、前記電源電圧のレベルにかかわり
   なく第３の検知信号を出力する第２の検知回路と、 電源電圧端子と、半導体装置の出力端子との間に接続さ
   れ、前記半導体装置の第１の制御端子にゲートが接続さ
   れた第１の出力トランジスタと、 電源電圧端子と、半導体装置の出力端子との間に接続さ
   れ、前記半導体装置の第２の制御端子にゲートが接続さ
   れた第２の出力トランジスタと、 前記第１の検知回路の出力端子と前記第１の制御端子と
   の間に接続され、前記第１の検知回路が前記第１の検知
   信号を出力したとき、オン信号を前記第１の制御端子に
   出力して前記第１の出力トランジスタをオンさせ、前記
   第１の検知回路が前記第２の検知信号を出力したとき、
   オフ信号を前記第１の制御端子に出力して前記第１の出
   力トランジスタをオフさせる第１の制御回路と、 前記第２の検知回路の出力端子と前記第２の制御端子と
   の間に接続され、前記第２の検知回路が前記第３の検知
   信号を出力したとき、オン信号を前記第２の制御端子に
   出力して前記第２の出力トランジスタをオンさせる第２
   の制御回路と、 前記電源電圧を与えられて基準電圧信号を出力する基準
   電圧発生回路と、 前記第１の検知回路が前記第１の検知信号を出力したと
   き、第１の信号と前記基準電圧信号とを比較して第２の
   信号を前記第１の制御端子に出力することで、前記第１
   の出力トランジスタの導通抵抗を制御し、前記第１の検
   知回路が前記第２の検知信号を出力したとき動作しない
   第１の差動増幅部と、 前記第２の検知回路が前記第３の検知信号を出力したと
   き、第３の信号と前記基準電圧信号とを比較して第４の
   信号を前記第２の制御端子に出力することで、前記第２
   の出力トランジスタの導通抵抗を制御する第２の差動増
   幅部と、 前記半導体装置の前記出力端子と、前記第１の検知回路
   の前記出力端子に接続された入力端子を有する第１のイ
   ンバータの出力端子との間に直列に接続された複数の第
   １の抵抗素子を有し、前記第１の検知回路が前記第１の
   検知信号を出力したとき、出力端子から前記電源電圧を
   抵抗分割した前記第１の信号を出力する、第１の抵抗分
   割部と、 前記半導体装置の前記出力端子と、前記第２の検知回路
   の前記出力端子に接続された入力端子を有する第２のイ
   ンバータの出力端子との間に直列に接続された複数の第
   ２の抵抗素子を有し、前記第２の検知回路が前記第３の
   検知信号を出力したとき、出力端子から前記電源電圧を
   抵抗分割した前記第３の信号を出力する、第２の抵抗分
   割部と、 を備えることを特徴とする半導体装置。