KR20000073199A - 반도체 메모리장치의 내부 전원전압 발생회로 - Google Patents

반도체 메모리장치의 내부 전원전압 발생회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 내부 전원 전압 발생 회로에 관한 것으로서, 내부 전원 전압을 입력하고 상기 내부 전원 전압과 접지 전압 사이에 직렬로 연결된 제1 저항부와 제2 저항부를 구비하며 상기 제1 저항부와 제2 저항부의 접합부로부터 출력 전압을 발생하는 전압 분배부, 외부 전원 전압과 기준 전압 및 상기 전압 분배부의 출력 전압을 입력하고 상기 기준 전압과 상기 전압 분배부의 출력 전압의 차이를 증폭하여 상기 내부 전원 전압을 출력하는 차동 증폭부를 구비하는 반도체 메모리 장치의 내부 전원 전압 발생 회로에 있어서, 상기 전압 분배부에 연결되며 외부로부터 입력되는 제1 제어 신호에 응답하여 상기 내부 전원 전압 레벨을 감소시키는 제1 제어부, 및 상기 전압 분배부에 연결되며 외부로부터 입력되는 제2 제어 신호에 응답하여 상기 내부 전원 전압 레벨을 감소시키는 제2 제어부를 구비함으로써 반도체 메모리 장치의 전력 소모가 감소되고 동작 속도가 향상된다.

Description

반도체 메모리 장치의 내부 전원 전압 발생 회로{Internal Supply Voltage Generating Circuit for Semiconductor Memory Device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 내부 전원 전압 발생 회로에 관한 것이다.
반도체 메모리 장치는 외부에서 인가되는 전원 전압을 내부 전원 전압으로 변환하는 내부 전원 전압 발생 회로를 구비한다. 내부 전원 전압 발생 회로는 상기 외부 전원 전압을 반도체 메모리 장치에 적합한 내부 전원 전압으로 변환한다. 이 때, 상기 내부 전원 전압은 상기 외부 전원 전압이 변동되더라도 그 영향을 받지 않고 일정한 전압 레벨로 유지되어야 한다.
도 1은 종래의 반도체 메모리 장치의 내부 전원 전압 발생 회로의 회로도이다. 도 1을 참조하면, 종래의 내부 전원 전압 발생 회로(101)는 차동 증폭부 및 전압 분배부를 구비한다.
차동 증폭부(111)는 외부 전원 전압(VDD), 기준 전압(VREF) 및 전압 분배부(121)의 출력 신호(IN)를 입력하고 기준 전압(VREF))과 전압 분배부의 출력 신호(IN)의 차이를 감지 및 증폭하여 내부 전원 전압(VREF_DC)을 발생한다. 차동 증폭부(111)는 PMOS 트랜지스터들(131133)과 NMOS 트랜지스터들(141∼144)을 구비한다.
전압 분배부(121)는 내부 전원 전압(VREF_DC)을 입력한다. 전압 분배부(121)는 상기 내부 전원 전압(VREF_DC)을 절반으로 분배하고, 상기 분배된 전압을 출력한다. 즉, 내부 전원 전압(VREF_DC)의 절반 전압이 전압 분배부(121)로부터 출력된다. 전압 분배부(121)는 직렬로 연결된 PMOS 트랜지스터들(151∼154)을 구비한다. PMOS 트랜지스터들(151∼154)의 크기를 조절하면, 내부 전원 전압(VREF_DC)의 크기가 변경된다.
이와 같이 종래의 반도체 메모리 장치에 의하면, 반도체 메모리 장치의 제조가 완료된 다음에는 전압 분배부(121)에 구비되는 PMOS 트랜지스터들(151∼154)의 크기를 변경할 수가 없기 때문에 이 때는 내부 전원 전압(VREF_DC)의 크기도 하나로 고정된다. 즉, 반도체 메모리 장치의 제조가 완료된 이후에는 내부 전원 전압 발생 회로(101)에서 발생되는 내부 전원 전압(VREF_DC)의 크기를 변경할 수가 없다.
그런데, 반도체 메모리 장치를 동작시키다보면 반도체 메모리 장치의 내부 회로의 동작 특성에 따라 내부 전원 전압(VREF_DC)을 변경할 필요가 발생하게 된다. 그렇더라도 종래의 반도체 메모리 장치에서는 내부 전원 전압(VREF_DC)의 변경이 불가능하므로 그만큼 반도체 메모리 장치의 응용 범위가 좁아지게 된다.
본 발명이 이루고자하는 기술적 과제는 반도체 메모리 장치의 제조가 완료된 다음에도 내부 전원 전압 레벨이 변경될 수 있는 반도체 메모리 장치의 내부 전원 전압 발생 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리 장치의 내부 전원 전압 발생 회로의 회로도.
도 2는 본 발명의 바람직한 실시예에 따른 내부 전원 전압 발생 회로의 회로도.
도 3은 상기 도 2에 도시된 내부 전원 전압 발생 회로의 파형도.
상기 기술적 과제를 이루기 위하여 본 발명은,
내부 전원 전압을 입력하고 상기 내부 전원 전압과 접지 전압 사이에 직렬로 연결된 제1 저항부와 제2 저항부를 구비하며 상기 제1 저항부와 제2 저항부의 접합부로부터 출력 전압을 발생하는 전압 분배부, 외부 전원 전압과 기준 전압 및 상기 전압 분배부의 출력 전압을 입력하고 상기 기준 전압과 상기 전압 분배부의 출력 전압의 차이를 증폭하여 상기 내부 전원 전압을 출력하는 차동 증폭부를 구비하는 반도체 메모리 장치의 내부 전원 전압 발생 회로에 있어서,
상기 전압 분배부에 연결되며 외부로부터 입력되는 제1 제어 신호에 응답하여 상기 내부 전원 전압 레벨을 감소시키는 제1 제어부, 및 상기 전압 분배부에 연결되며 외부로부터 입력되는 제2 제어 신호에 응답하여 상기 내부 전원 전압 레벨을 감소시키는 제2 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로를 제공한다.
바람직하기는, 상기 차동 증폭부에 연결되며 상기 제2 제어 신호에 응답하여 상기 차동 증폭부를 활성화시키는 제3 제어부를 더 구비하며,
바람직하기는 또한, 상기 제1 제어부는 상기 제1 저항부에 연결되며 상기 제1 제어 신호에 응답하여 상기 제1 저항부의 저항을 감소시키며, 상기 제2 제어부는 상기 제2 저항부에 연결되며 상기 제2 제어 신호에 응답하여 상기 제2 저항부의 저항을 감소시킨다.
상기 본 발명에 따르면 반도체 메모리 장치의 내부 전원 전압 발생 회로는 반도체 메모리 장치의 제조가 완료된 다음에도 내부 전원 전압 레벨이 변경될 수 있다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 내부 전원 전압 발생 회로의 회로도이다. 도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 내부 전원 전압 발생 회로(201)는 차동 증폭부(211), 전압 분배부(221) 및 제1 내지 제3 제어부들(231, 232)을 구비한다.
차동 증폭부(211)는 외부 전원 전압(VDD), 기준 전압(VREF) 및 전압 분배부(221)의 출력 신호(IN)를 입력하고 기준 전압(VREF)과 전압 분배부(221)의 출력 신호(IN)의 차이를 감지 및 증폭하여 내부 전원 전압(VREF_DC)을 발생한다. 차동 증폭부(211)는 PMOS 트랜지스터들(251∼253)과 NMOS 트랜지스터들(261∼264)을 구비한다. PMOS 트랜지스터들(251, 252)은 노드(N2)에 발생하는 전압에 응답하여 전류 미러 기능을 가진다. 즉, 노드(N2)에 발생하는 전압이 접지 전압(VSS) 레벨이면 PMOS 트랜지스터들(251, 252)은 턴온(turn-on)되어 동일한 전류를 노드들(N1, N2)로 공급한다. NMOS 트랜지스터들(263, 264)은 기준 전압( VREF)에 응답하여 전류원 기능을 한다. 즉, 기준 전압(VREF)이 NMOS 트랜지스터들(263, 264)의 문턱 전압들보다 높으면 NMOS 트랜지스터들(263, 264)은 턴온되어 노드(N3)로부터 접지단으로 일정한 전류가 흐르게 한다. NMOS 트랜지스터들(263, 264)이 턴온되어야 차동 증폭부(211)는 동작한다.
차동 증폭부(211)에서 기준 전압(VREF)이 전압 분배부(221)의 출력 신호(IN)보다 높으면, NMOS 트랜지스터(261)가 많이 턴온되어 노드(N1)는 접지 전압(VSS) 레벨로 낮아진다. 그러면, PMOS 트랜지스터(253)가 턴온되어 내부 전원 전압(VREF_DC)은 상승한다. 내부 전원 전압(VREF_DC)이 상승하면 전압 분배부(221)의 출력 신호(IN)의 전압 레벨이 상승하게 되어 기준 전압(VREF)보다 높아지게 되고 그로 인하여 NMOS 트랜지스터(262)가 많이 턴온된다. 그러면, PMOS 트랜지스터들(251, 252)이 턴온되어 노드(N1)의 전압이 높아지므로 PMOS 트랜지스터(253)는 오프되어 내부 전원 전압(VREF_DC)은 낮아진다. 내부 전원 전압(VREF_DC)이 낮아지면 다시 PMOS 트랜지스터(253)가 턴온된다. 이와 같은 동작을 통하여 내부 전원 전압(VREF_DC)은 일정한 전압 레벨로 유지된다.
차동 증폭부(211)에는 제2 제어 신호(UP)에 응답하는 제3 제어부(241)가 연결된다. 제3 제어부(241)는 차동 증폭부(211)의 노드(N3)에 연결된다. 제3 제어부(241)는 제2 제어 신호(UP)가 논리 하이(logic high)이면 턴온되고 제2 제어 신호(UP)가 논리 로우(low)이면 턴오프(turn-off)되는 NMOS 트랜지스터를 구비한다. 차동 증폭부(211)의 NMOS 트랜지스터들(263, 264)이 턴오프되더라도 제3 제어부(241)가 온되면 차동 증폭부(211)는 동작하게 된다.
전압 분배부(221)는 내부 전원 전압(VREF_DC)을 입력하고 출력 신호(IN)를 출력한다. 전압 분배부(221)는 상기 내부 전원 전압(VREF_DC)을 절반으로 분배하여 상기 내부 전원 전압(VREF_DC)의 절반 전압을 상기 출력 신호(IN)로써 출력한다. 전압 분배부(221)는 제1 및 제2 저항부들(223, 225)과 제1 및 제2 제어부들(231, 232)을 구비한다.
제1 및 제2 저항부들(223, 225)은 노드(N4)와 접지단 사이에 직렬로 연결된다. 제1 저항부(223)는 게이트들이 노드(N5)에 연결된 NMOS 트랜지스터들(271, 272)을 구비하고, 제2 저항부(225)는 게이트들이 접지단에 연결된 NMOS 트랜지스터들(273, 274)을 구비한다. 내부 전원 전압(VREF_DC)이 발생하면 NMOS 트랜지스터들(271∼274)은 모두 턴온되므로 제1 및 제2 저항부들(223, 225)은 저항 기능을 갖는다.
제1 제어부(231)는 제1 저항부(223)에 연결되며, 외부로부터 입력되는 제1 제어 신호(DOWN)에 응답하여 제1 저항부(223)의 저항을 제어한다. 제1 제어부(231)는 제1 제어 신호(DOWN)에 의해 게이팅(gating)되는 NMOS 트랜지스터를 구비한다. 따라서, 제1 제어부(231)는 제1 제어 신호(DOWN)가 논리 하이이면 온되어 제1 저항부(223)의 저항을 감소시키고, 제1 제어 신호(DOWN)가 논리 로우이면 오프(off)되어 제1 저항부(223)의 저항의 크기에 아무런 영향을 주지 않는다. 제2 제어부(232)는 제2 저항부(225)에 연결되며, 외부로부터 입력되는 제2 제어 신호(UP)에 응답하여 제2 저항부(225)의 저항을 제어한다. 제2 제어부(232)는 제2 제어 신호(UP)에 의해 게이팅되는 NMOS 트랜지스터를 구비한다. 따라서, 제2 제어부(232)는 제2 제어 신호(UP)가 논리 하이이면 온되어 제2 저항부(225)의 저항을 감소시키고, 제2 제어 신호(UP)가 논리 로우이면 오프되어 제2 저항부(225)의 저항의 크기에 아무런 영향을 주지 않는다.
내부 전원 전압(VREF_DC) 레벨을 상승시키고자 할 경우 제2 제어 신호(UP)를 논리 하이로 인에이블(enable)시킨다. 제2 제어 신호(UP)가 논리 하이이면 제2 제어부(232)가 온되어 제2 저항부(225)의 저항이 감소되며, 따라서 노드(N5)의 전압도 낮아진다. 노드(N5)의 전압이 낮아지면 기준 전압(VREF)이 노드(N5)의 전압보다 높게 되므로 PMOS 트랜지스터(253)가 계속 온상태로 되어 내부 전원 전압(VREF_DC)은 계속 상승한다. 그러다가 어느 시점에서 노드(N5)의 전압이 기준 전압(VREF)보다 높아지면 PMOS 트랜지스터(253)가 턴오프되어 내부 전원 전압(VREF_DC)의 상승은 멈추게 된다. 따라서, 내부 전원 전압(VREF_DC)은 기존의 내부 전원 전압(VREF_DC)보다 높아진 상태에서 일정하게 유지된다.
내부 전원 전압(VREF_DC)은 제1 저항부(223)의 저항값과 제2 저항부(225)의 저항값의 크기에 따라 달라지게 된다. 예컨대, 제1 저항부(223)의 저항값과 제2 저항부(225)의 저항값이 동일하면 내부 전원 전압(VREF_DC)은 기준 전압(VREF)의 2배가 된다. 제1 저항부(223)의 저항값이 제2 저항부(225)의 저항값보다 커지면 내부 전원 전압(VREF_DC)은 높아지고, 제1 저항부(223)의 저항값이 제2 저항부(225)의 저항값보다 작아지면 내부 전원 전압(VREF_DC)은 낮아진다.
내부 전원 전압(VREF_DC) 레벨을 감소시키고자 할 경우 제1 제어 신호(DOWN)를 논리 하이로 인에이블시킨다. 제1 제어 신호(DOWN)가 논리 하이이면 제1 제어부(231)가 온되어 제1 저항부(223)의 저항값이 작아지게 되며 그로 인하여 노드(N5)의 전압도 높아진다. 노드(N5)의 전압이 높아지면 기준 전압(VREF)이 노드(N5)의 전압보다 낮게 되므로 PMOS 트랜지스터(253)가 계속 오프상태로 되어 내부 전원 전압(VREF_DC)은 계속 감소된다. 그러다가 어느 시점에서 노드(N5)의 전압이 기준 전압(VREF)보다 낮아지면 PMOS 트랜지스터(253)가 턴온되어 내부 전원 전압(VREF_DC)의 감소는 멈추게 된다. 따라서, 내부 전원 전압(VREF_DC)은 기존의 내부 전원 전압(VREF_DC)보다 낮아진 상태에서 일정하게 유지된다.
도 3은 상기 도 2에 도시된 내부 전원 전압 발생 회로(201)의 파형도이다. 도 3에 도시된 바와 같이, 제2 제어 신호(UP)가 논리 하이로 인에이블되면 내부 전원 전압(VREF_DC)은 기존의 내부 전원 전압(VREF_DC) 레벨보다 상승하고, 제2 제어 신호(UP)가 논리 로우로 디세이블(disable)되면 내부 전원 전압(VREF_DC)은 기존의 내부 전원 전압(VREF_DC) 레벨로 유지된다. 제1 제어 신호(DOWN)가 논리 하이로 인에이블되면 내부 전원 전압(VREF_DC)은 기존의 내부 전원 전압(VREF_DC) 레벨보다 감소되고, 제1 제어 신호(DOWN)가 논리 로우로 디세이블되면 내부 전원 전압(VREF_DC)은 기존의 내부 전원 전압(VREF_DC) 레벨로 유지된다.
이와 같이, 제1 및 제2 제어부들(231, 232)을 구비하고 제1 제어 신호(DOWN) 또는 제2 제어 신호(UP)를 인에이블시킴에 따라 내부 전원 전압(VREF_DC) 레벨은 감소되거나 또는 상승된다. 예컨대, 반도체 메모리 장치의 대기 상태나 셀프리프레쉬(Self-Refresh) 모드에서는 제1 제어 신호(DOWN)를 논리 하이로 인에이블시켜서 내부 전원 전압(VREF_DC)을 정상 동작에 비해 약간 감소시킴으로써 전류 소모를 감소시키면서 리프레쉬 특성을 유지한다. 또한, 반도체 메모리 장치의 액티브(active) 또는 연속적인 기입/독출 동작시 반도체 메모리 장치의 내부에서 소모하는 전류가 최대로 되어 내부 전원 전압( VREF_DC)을 사용하는 경우 내부 전원 전압(VREF_DC)의 전압 레벨이 낮아지게 되어 반도체 메모리 장치의 동작 속도가 저하된다. 이 문제를 개선하기 위하여 제2 제어 신호(UP)를 논리 하이로 인에이블시킴으로써 반도체 메모리 장치의 연속적인 기입/독출 동작 또는 액티브시 내부 전원 전압(VREF_DC)이 상승하게 되어 반도체 메모리 장치의 동작 속도가 향상된다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 반도체 메모리 장치의 내부 전원 전압(VREF_DC) 레벨 조정이 가능하므로 반도체 메모리 장치의 전력 소모가 감소되고 동작 속도가 향상된다.

Claims (3)

  1. 내부 전원 전압을 입력하고 상기 내부 전원 전압과 접지 전압 사이에 직렬로 연결된 제1 저항부와 제2 저항부를 구비하며 상기 제1 저항부와 제2 저항부의 접합부로부터 출력 전압을 발생하는 전압 분배부, 외부 전원 전압과 기준 전압 및 상기 전압 분배부의 출력 전압을 입력하고 상기 기준 전압과 상기 전압 분배부의 출력 전압의 차이를 증폭하여 상기 내부 전원 전압을 출력하는 차동 증폭부를 구비하는 반도체 메모리 장치의 내부 전원 전압 발생 회로에 있어서,
    상기 전압 분배부에 연결되며 외부로부터 입력되는 제1 제어 신호에 응답하여 상기 내부 전원 전압 레벨을 감소시키는 제1 제어부; 및
    상기 전압 분배부에 연결되며 외부로부터 입력되는 제2 제어 신호에 응답하여 상기 내부 전원 전압 레벨을 감소시키는 제2 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  2. 제1항에 있어서, 상기 차동 증폭부에 연결되며 상기 제2 제어 신호에 응답하여 상기 차동 증폭부를 활성화시키는 제3 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  3. 제1항에 있어서, 상기 제1 제어부는 상기 제1 저항부에 연결되며 상기 제1 제어 신호에 응답하여 상기 제1 저항부의 저항을 감소시키며, 상기 제2 제어부는 상기 제2 저항부에 연결되며 상기 제2 제어 신호에 응답하여 상기 제2 저항부의 저항을 감소시키는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
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Publication number Priority date Publication date Assignee Title
KR100720904B1 (ko) * 2000-09-07 2007-05-25 후지쯔 가부시끼가이샤 반도체 메모리 장치에 내부 전력을 공급하기 위한 회로 및방법
KR100725380B1 (ko) * 2005-07-28 2007-06-07 삼성전자주식회사 반도체 메모리 장치의 전압 발생 회로, 이를 포함하는반도체 메모리 장치 및 반도체 메모리 장치의 전압 발생방법

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* Cited by examiner, † Cited by third party
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KR100720904B1 (ko) * 2000-09-07 2007-05-25 후지쯔 가부시끼가이샤 반도체 메모리 장치에 내부 전력을 공급하기 위한 회로 및방법
KR100725380B1 (ko) * 2005-07-28 2007-06-07 삼성전자주식회사 반도체 메모리 장치의 전압 발생 회로, 이를 포함하는반도체 메모리 장치 및 반도체 메모리 장치의 전압 발생방법

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