JP2000236062A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 設計に要する手間や時間を増大することな
く、又、回路動作を不安定にすることなく、出力値確定
までに要する時間を短縮することができ、更に、組合せ
回路部分の遅延時間の短縮によって回路の動作速度を向
上する。 【解決手段】 前段の順序セル１Ａから信号を入力して
から、前段の順序セル１Ａでの遅延時間と、次段の順序
セル１Ｂに信号を出力するまでの組合せ回路部分３Ａで
の遅延時間と、順序セル１Ｂでのセットアップ・マージ
ンとの和以上の遅延時間を有する遅延回路Ｄ１により、
順序セル１Ｂで用いるクロック信号を遅延させる。遅延
回路Ｄ２についても同様である。組合せ回路部分３Ａ〜
３Ｃの遅延時間が短い場合、遅延回路Ｄ１〜Ｄ３の遅延
時間を短縮して、全体動作を高速化できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数段の順序セル
と組合せセルを用いて構成される同期式の半導体集積回
路に係り、特に、設計に要する手間や時間を増大するこ
となく、又、回路動作を不安定にすることなく、出力値
確定までに要する時間を短縮することができ、更に、組
合せ回路部分の遅延時間の短縮によって回路の動作速度
を向上することができる半導体集積回路に関する。

【０００２】

【従来の技術】図１は、複数段の順序セルと組合せセル
を用いて構成される同期式の半導体集積回路の基本的な
構成を示すブロック図である。

【０００３】図１において、フリップフロップＦＦを複
数備えた順序セル１Ａ〜１Ｃが示される。又、符号３Ａ
は、前段の順序セル１Ａから信号を入力してから、次段
の順序セル１Ｂに信号を出力するまでの、組合せセルの
みで構成されている回路部分である。なお、このように
順序セルを含まず組合せセルで構成される回路部分を、
以下組合せ回路部分と称するものとする。又、該組合せ
回路部分が複数段順次接続される場合、組合せ回路部分
間には、順序セルが介在することになる。符号３Ｂは、
前段の順序セル１Ｂから信号を入力してから、次段の順
序セル１Ｃに信号を出力するまでの、組合せセルのみで
構成されている組合せ回路部分である。図１において
は、組合せ回路部分は、２段、順次接続されている。

【０００４】なお、以下において、組合せ回路部分３Ａ
や３Ｂにおける遅延時間を、組合せ回路遅延と呼ぶこと
にする。

【０００５】このような同期式半導体集積回路は、高い
動作周波数になればなるだけ、クロックスキューが問題
となる。即ち、セットアップエラーや、ホールドエラー
を防止することが困難になったり、このために多くの時
間やコストを要するようになる。

【０００６】このようなクロックスキューに関する問題
解決として、クロックツリーのクロックスキューのばら
つきを小さくするというものがある。又、誤動作が生じ
ないクロックスキューのばらつきの限界を拡大するとい
うものがある。

【０００７】これら従来技術はいずれも、半導体集積回
路内の同期している組合せ回路部分に対して、同一時刻
に、同じ周期のクロック信号を与えることを前提として
いる。即ち、すべての組合せ回路部分は、同一のクロッ
ク信号の周期で定まる同一時間内に信号を入力してか
ら、その内部演算や処理を行い、その演算や処理の結果
を出力するまでを、すべて完了することが要求されてい
る。

【０００８】例えば図１において、組合せ回路３Ａや３
Ｂは、共に同一のクロック信号ＣＬＫが供給されてい
る。従って、該クロック信号ＣＬＫの周期で定まる、同
一時間内に、このように入力から出力まで、すべてを完
了することが要求されている。

【０００９】

【発明が解決しようとする課題】しかしながら、回路が
大規模化するにつれて、クロックスキューを小さくする
ことが困難になる。又、従来では、クロック信号同時刻
を前提としているため、組合せセルに関する遅延時間の
調整で設計者が苦労することになる。

【００１０】更に、同期しているすべての順序セルのク
ロックが同時刻で与えられる同期回路では、順序セル間
の組合せ回路部分の遅延時間の最大値によって、動作周
波数が決まる。従って、別の順序セル間の組合せ回路部
分の遅延時間が小さくても、回路性能には反映されな
い。

【００１１】本発明は、前記従来の問題点を解決するべ
くなされたもので、設計に要する手間や時間を増大する
ことなく、又、回路動作を不安定にすることなく、出力
値確定までに要する時間を短縮することができ、更に、
組合せ回路部分の遅延時間の短縮によって回路の動作速
度を向上することができる半導体集積回路を提供するこ
とを目的とする。

【００１２】

【課題を解決するための手段】本発明は、複数段の順序
セルと組合せセルを用いて構成される同期式の半導体集
積回路において、前段の順序セルから信号を入力してか
ら、次段の順序セルに信号を出力するまでの、前段の順
序セルでの遅延時間と、組合せセルで構成される組合せ
回路部分での遅延時間と、前記次段順序セルでのセット
アップ・マージンとの和以上の遅延時間を有するクロッ
ク信号遅延回路により、前記前段順序セルで用いるクロ
ック信号を遅延させてから、前記次段順序セルでクロッ
ク信号として用いるようにしたことにより、前記課題を
解決したものである。

【００１３】又、前記半導体集積回路において、前段の
順序セルでの遅延時間と、組合せ回路部分での遅延時間
を、タイミング解析ツールを用いて求めるようにしたこ
とにより、前記クロック信号遅延回路の遅延時間を容易
に設定することができる。

【００１４】以下、本発明の作用について、簡単に説明
する。

【００１５】前述したように従来技術は、通常、半導体
集積回路内の同期している組合せ回路部分に対して、同
一時刻に、同じ周期の長さのクロック信号を与えること
を前提としている。これに対して、本発明においては、
クロック信号を同一時刻に与えることをやめている。

【００１６】ここで、複数段の組合せ回路部分が順次接
続される場合を考える。初段の組合せ回路部分におけ
る、前段の順序セルを第１段の順序セルとする。そし
て、以降、組合せ回路部分を介在して順次接続される順
序セルを、第２段、第３段・・・とする。

【００１７】すると、第１段の順序セルは、１周期目か
らクロック信号を与える必要がある。これに対して、第
２段目の順序セルは、１周期目のクロック信号では、無
意味なデータを取り込むなど、動作上意味がない。従っ
て、第２段の順序セルは、クロック信号は２周期目から
与えれば十分である。第３段以降の順序セルについても
同様であり、第Ｎ段の順序セルは、クロック信号をＮ周
期目から与えれば十分である。

【００１８】更に厳密に考えると、第２段の順序セルが
必要なクロック信号は、第１段の順序セルの遅延時間
と、その直前の組合せ回路部分の遅延時間と、前記次段
順序セルでのセットアップ・マージンとの和の遅延時間
の後に与えられることが必要である。該クロック信号
は、従来は上述のように２周期目のものであった。本発
明においては、該２周期目のクロック信号に相当するも
のを、１周期目のクロック信号を遅延することで得てい
る。

【００１９】即ち、第２段目が必要とするクロック信号
を、第１段の順序セルの遅延時間と、直前の組合せ回路
部分での遅延時間と、該第２段目の順序セルでのセット
アップ・マージンとの和以上の遅延時間を有するクロッ
ク信号遅延回路により、第１段目の順序セルで用いるク
ロック信号を遅延させてから用いるようにしている。

【００２０】この点を一般化して表現すると、複数段の
組合せ回路部分が順次接続される場合、第１段の順序セ
ルの遅延時間と、第１段の組合せ回路部分での遅延時間
と、第２段目の順序セルでのセットアップ・マージンと
の和以上の遅延時間を有するクロック信号遅延回路によ
り、第１段の順序セルに与えられるクロック信号を遅延
させて、第２段目の順序セルのクロック信号を生成す
る。更に、第２段の順序セルの遅延時間と、第２段の組
合せ回路部分での遅延時間と、第３段目の順序セルでの
セットアップ・マージンとの和以上の遅延時間を有する
クロック信号遅延回路により、上記のようにクロック信
号遅延回路で生成して第２段の順序セルに与えられるク
ロック信号を更に遅延させて、第３段目の順序セルのク
ロック信号を生成する。

【００２１】以下同様に、第Ｎ段目の順序セルのクロッ
ク信号を生成する。即ち、第（Ｎ−１）段の順序セルの
遅延時間と、第（Ｎ−１）段の組合せ回路部分での遅延
時間と、第Ｎ段目の順序セルでのセットアップ・マージ
ンとの和以上の遅延時間を有するクロック信号遅延回路
により、第（Ｎ−１）段の順序セルに与えられるクロッ
ク信号を遅延させて、第Ｎ段目の順序セルのクロック信
号を生成する。

【００２２】ここで、第（Ｎ−１）段の順序セルの遅延
時間と、第（Ｎ−１）段の組合せ回路部分での遅延時間
と、第Ｎ段目の順序セルでのセットアップ・マージンと
の和が、クロック信号の１周期より短い場合を考える。

【００２３】このような場合にも、従来では、第Ｎ段目
の順序セルには、第（Ｎ−１）段の順序セルより、１周
期遅れのクロック信号が与えられていた。

【００２４】これに対して、本発明では、クロック信号
の１周期より短い、第（Ｎ−１）段の順序セルの遅延時
間と、第（Ｎ−１）段の組合せ回路部分での遅延時間
と、第Ｎ段目の順序セルでのセットアップ・マージンと
の和以上の遅延時間だけ、第（Ｎ−１）段の順序セルよ
り遅れたクロック信号を、第Ｎ段目の順序セルに与える
ことになる。すると、本発明によれば、該遅延時間がク
ロック信号の１周期より短い分だけ、従来に比べて動作
速度を向上できる。

【００２５】ここで、本発明のクロック信号遅延回路に
おける遅延時間は、タイミング解析ツールやその他ＣＡ
Ｄ装置を用いて、本発明が対象とする半導体集積回路を
回路設計中に、既に得られているデータから自動的に求
めることもできる。即ち、所定の順序セルの遅延時間と
組合せ回路部分の遅延時間を求め、所定の順序セルのセ
ットアップ・マージンを求め、これらから該遅延時間を
自動的に求めることができる。

【００２６】又、人手で該遅延時間を設定する場合に
も、例えば、通常はクロック信号の周期と同一時間を設
定しておき、明らかに該遅延時間を短縮できる場合に該
設定を短縮することもできる。このように様々な工夫が
考えられ、動作速度向上などに際し、従来に比べて設計
に要する手間や時間を抑えることができる。

【００２７】このように、本発明によれば、設計に要す
る手間や時間を増大することなく、又、回路動作を不安
定にすることなく、出力値確定までに要する時間を短縮
することができ、更に、組合せ回路部分の遅延時間の短
縮によって回路の動作速度を向上することができる。

【００２８】

【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。

【００２９】図２は、本発明が適用された実施形態の主
要部の回路図である。又、図３は、該実施形態に対する
比較例の回路図である。

【００３０】該実施形態、又該比較例は、図１の前述し
た従来例に対して、組合せ回路部分３Ａ〜３Ｃを３段に
増加し、順序セル１Ａ〜１Ｄを４段に増加している。更
に、本実施形態については、本発明を適用して、遅延回
路Ｄ１〜Ｄ３を設けている。即ち、遅延回路Ｄ１〜Ｄ３
はそれぞれ、本発明におけるクロック信号遅延回路に相
当する。

【００３１】ここで、順序セル１Ａ〜１Ｄの遅延時間
を、いずれも２ナノ秒とする。又、順序セル１Ａ〜１Ｄ
のセットアップ・マージンを、いずれも２ナノ秒とす
る。又、組合せ回路部分３Ａの遅延時間を１０ナノ秒と
し、組合せ回路部分３Ｂの遅延時間を３４ナノ秒とし、
組合せ回路部分３Ｃの遅延時間を６ナノ秒とする。又、
これらの前提で、順序セル１Ａ〜１Ｃそれぞれの遅延時
間と、組合せ回路部分３Ａ〜３Ｃそれぞれの遅延時間
と、上記のセットアップ・マージンとの合計で最大のも
の、即ち最大パス遅延は３８ナノ秒である。従って、ク
ロック信号ＣＬＫの周期を３８ナノ秒とする。

【００３２】このような前提で、本実施形態では、遅延
回路Ｄ１の遅延時間を下記のように計算し、設定する。

【００３３】 （遅延回路Ｄ１の遅延時間）＝（順序セル１Ａの遅延時間） ＋（組合せ回路部分３Ａの遅延時間） ＋（順序セル１Ｂのセットアップ・マージン） ＝２＋１０＋２＝１４（ナノ秒） ……（１）

【００３４】同様に、遅延回路Ｄ２及びＤ３の遅延時間
を下記のように計算し、設定する。

【００３５】 （遅延回路Ｄ２の遅延時間）＝（順序セル１Ｂの遅延時間） ＋（組合せ回路部分３Ｂの遅延時間） ＋（順序セル１Ｃのセットアップ・マージン） ＝２＋３４＋２＝３８（ナノ秒） ……（２） （遅延回路Ｄ３の遅延時間）＝（順序セル１Ｃの遅延時間） ＋（組合せ回路部分３Ｃの遅延時間） ＋（順序セル１Ｄのセットアップ・マージン） ＝２＋６＋２＝１０（ナノ秒） ……（３）

【００３６】すると、本実施形態においては、信号が入
力されてから、組合せ回路部分３Ａ〜３Ｃによる演算後
の出力が得られるまでの時間は、下記のように求めるこ
とができる。

【００３７】 （演算結果が得られるまでの時間） ＝（遅延回路Ｄ１の遅延時間） ＋（遅延回路Ｄ２の遅延時間） ＋（遅延回路Ｄ３の遅延時間） ＝１４＋３８＋１０＝６２（ナノ秒） ……（４）

【００３８】これに対して、図３の比較例の場合、信号
が入力されてから、組合せ回路部分３Ａ〜３Ｃによる演
算後の出力が得られるまでの時間は、下記のように求め
ることができる。

【００３９】 （演算結果が得られるまでの時間） ＝（クロック信号ＣＬＫの周期）×３ ＝３８×３＝１１４（ナノ秒） ……（５）

【００４０】（４）式及び（５）式から明らかなよう
に、本実施形態では、従来技術である比較例に比べて動
作時間を（１１４−６２＝５２）ナノ秒だけ短縮するこ
とができ、動作速度を倍近くまで向上することができ
る。このように本実施形態によれば、本発明を効果的に
適用することができる。従って、設計に要する手間や時
間を増大することなく、又、回路動作を不安定にするこ
となく、出力値確定までに要する時間を短縮することが
でき、更に、組合せ回路部分の遅延時間の短縮によって
回路の動作速度を向上し易くすることができる。

【００４１】従来は、クロック信号ＣＬＫの周期を、組
合せ回路部分３Ａ〜３Ｃ及び順序セル１Ａ〜１Ｄにおい
て、前段順序セルでの遅延時間と、組合せ回路部分での
遅延時間と、それぞれの次段順序セルでのセットアップ
・マージンとの和の最大時間としている。そして、組合
せ回路部分３Ａ〜３Ｃによる演算結果がでるまでの時間
は、前述の（４）式のように求められるため、このよう
な最大時間に依存していた。

【００４２】このため、演算結果が得られるまでの時間
を短縮する場合、組合せ回路部分３Ａ〜３Ｃにおいて、
遅延時間が最大のものの遅延時間を短縮するなど、最大
パス遅延を改善する必要があった。しかしながら、該改
善は通常、困難であった。又、最大パス遅延部分をぎり
ぎりで動作させようとするため、クロックスキューに対
する要求が厳しくなっていた。

【００４３】これに対して、本発明を適用すると、組合
せ回路部分３Ａ〜３Ｃの出力側の順序セル１Ａ〜１Ｄに
は、その直前の組合せ回路部分３Ａ〜３Ｃの出力確定
後、すぐにクロック信号が得られるようにされている。
このため、組合せ回路部分３Ａ〜３Ｃにおいて遅延時間
がクロック信号ＣＬＫより短いものがあれば、その分、
組合せ回路部分３Ａ〜３Ｃ全体の演算結果が得られるま
での時間を短縮することができる。又、同期するすべて
の順序セルのクロックスキューを合わせる必要がないと
いう利点がある。

【００４４】

【発明の効果】本発明によれば、設計に要する手間や時
間を増大することなく、又、回路動作を不安定にするこ
となく、出力値確定までに要する時間を短縮することが
でき、更に、組合せ回路部分の遅延時間の短縮によって
回路の動作速度を向上することができる。

【図面の簡単な説明】

【図１】複数段の順序セルと組合せセルを用いて構成さ
れる同期式の半導体集積回路の基本的な構成を示すブロ
ック図

【図２】本発明が適用された実施形態の主要部の回路図

【図３】上記実施形態の比較例の回路図

【符号の説明】

１Ａ〜１Ｄ…順序セル ３Ａ〜３Ｃ…組合せ回路部分 Ｄ１〜Ｄ３…遅延回路 ＦＦ…フリップフロップ ＣＬＫ…クロック信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数段の順序セルと組合せセルを用いて構
   成される同期式の半導体集積回路において、 前段の順序セルから信号を入力してから、次段の順序セ
   ルに信号を出力するまでの、前段の順序セルでの遅延時
   間と、組合せセルで構成される組合せ回路部分での遅延
   時間と、前記次段順序セルでのセットアップ・マージン
   との和以上の遅延時間を有するクロック信号遅延回路に
   より、前記前段順序セルで用いるクロック信号を遅延さ
   せてから、前記次段順序セルでクロック信号として用い
   るようにしたことを特徴とする半導体集積回路。