JPH10124553A - クロックトリー生成方法 - Google Patents

Abstract

(57)【要約】 【課題】 クロックバッファの個々のばらつきや各クロ
ックバッファ最終段の出力に接続されるレジスタの数等
によって発生するクロックスキューによる影響を減少さ
せることが可能なクロックトリー生成方法を提供する。 【解決手段】 本発明は、論理回路を構成するレジスタ
間に存在する組み合わせ回路による遅延時間に応じて、
該レジスタを分類し、分類されたレジスタとクロックパ
ルスの周期時間に基づいて該各レジスタにクロックパル
スを供給するクロックバッファの出力を選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロックトリー生
成方法に係り、特に、クロックパルスによってレジスタ
の値が同期して変化する同期型の論理回路において、各
レジスタに供給されるクロックパルスの変化のずれ（ク
ロックキュー）の影響を減少させるように各クロックパ
ルスを供給するクロックトリー生成方法に関する。

【０００２】

【従来の技術】現在、ＬＳＩ等の論理回路の設計に広く
用いられている同期型の論理回路は、一定周期のクロッ
クを発生するクロック発生器から基準となるクロックパ
ルスが供給され、このクロックパルスに同期してレジス
タの値が設定される。

【０００３】図９は、同期型の論理回路を説明するため
の図である。同図において、レジスタ１１、１２、１３
及び１４に設定される値（通常、値「０」または、値
「１」が設定される）は、クロック入力３０に同期して
設定される。また、レジスタ１３に設定される値は、レ
ジスタ１１、外部入力１、外部入力２、外部入力３及び
レジスタ１２の値がゲート２１、２２、２３、２４で構
成される組み合わせ回路を通過することによって決定さ
れるゲート２３の出力値が設定される。

【０００４】以上のように、同期型の論理回路では、全
てのレジスタの値は、一定周期のクロックパルスに同期
して設定される。よって、任意の時刻のクロックパルス
によって設定されたレジスタＲ１の値が組み合わせ回路
を通過して他のレジスタＲ２に正しく設定されるために
は、レジスタＲ１とレジスタＲ２との間に存在する組み
合わせ回路を通過してレジスタＲ２に安定した入力とし
て伝搬するまでの時間（遅延時間）がクロックパルスの
周期時間よりも小さい必要がある。

【０００５】図９の例では、レジスタ１１の出力からレ
ジスタ１３の入力までの間に存在するゲート２１、２２
及び２３により構成される組み合わせ回路の遅延時間が
クロックパルスクの周期時間より小さい必要がある。こ
のことは、同様に、レジスタ１２とレジスタ１３及びレ
ジスタ１４とレジスタ１２についても満足する必要があ
る。

【０００６】しかし、実際の同期型の論理回路では、各
レジスタに供給されるクロックパルスにずれが生じる。
これは、クロックスキューと呼ばれ、同期型の論理回路
においてレジスタ値を正しく設定するためには、レジス
タ間の組み合わせ回路による遅延時間にクロックスキュ
ーを加えた時間がクロックパルスの周期時間より小さく
する必要がある。

【０００７】従来、レジスタにクロックパルスを供給す
る方法では、図１０に示すように、クロック入力から供
給されるクロックパルスをクロックバッファをトリー上
に接続（クロックトリー）して増幅することで、回路内
の全てのレジスタにクロックパルスを供給している。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の方法では、クロックスキューを最小とするために、
全てのレジスタに供給されるクロックパルスはクロック
入力から同一個数（段数）のクロックバッファを通過す
るようにクロックトリーが構成されている。この場合、
クロックスキューは、クロックバッファの個々の特性の
ばらつきや各クロックバッファ最終段の出力に接続され
るレジスタの個数等によって発生することになり、大規
模な論理回路で多くのレジスタを含む場合により、顕在
化することになる。

【０００９】一組のクロックバッファの間のクロックス
キューを１とした場合のクロックトリーとクロックスキ
ューの関係を図１１に示す。同図において、クロックバ
ッファ２１０、２２０、２３０及び２４０のようにクロ
ックトリーの最終段となるクロックバッファはリーフと
呼ばれ、この出力端子がレジスタのクロックパルス入力
端子に接続される。リーフであるクロックバッファ２２
０に対してバッファ２１０、２３０及び２４０のクロッ
クスキューはそれぞれ１、２、２となる。

【００１０】本発明は、上記の点に鑑みなされたもの
で、クロックバッファの個々のばらつきや各クロックバ
ッファ最終段の出力に接続されるレジスタの数等によっ
て発生するクロックスキューによる影響を減少させるこ
とが可能なクロックトリー生成方法を提供することを目
的とする。

【００１１】また、本発明の更なる目的は、組み合わせ
回路による遅延時間がクロックパルスの周期時間に比べ
て充分小さく、クロックスキューの影響が無いレジスタ
に対しては、クロック入力からのクロックバッファの段
数を揃える必要がなく、従来の方法に比べて不要なクロ
ックバッファを削減することが可能なクロックトリー生
成方法を提供することである。

【００１２】

【課題を解決するための手段】図１は、本発明の原理を
説明するための図である。本発明は、複数のレジスタ及
び組み合わせ回路が相互に接続され、クロックパルスが
複数のクロックバッファを介して各レジスタのクロック
入力端子に供給され、該各レジスタの値は、該クロック
バッファを経由して外部から入力されたクロックパルス
に同期して変化する同期型の論理回路におけるクロック
トリー生成方法において、論理回路を構成するレジスタ
間に存在する組み合わせ回路による遅延時間に応じて、
該レジスタを分類し（ステップ１）、分類されたレジス
タとクロックパルスの周期時間に基づいて該各レジスタ
にクロックパルスを供給するクロックバッファの出力を
選択する（ステップ２）。

【００１３】また、本発明は、レジスタ間の組み合わせ
回路による遅延時間がクロックパルスの周期時間と略等
しい場合には、該レジスタに同一のクロックバッファの
出力から得られるクロックパルスまたは、よりクロック
スキューの小さいクロックを入力する。

【００１４】本発明は、論理回路を構成するレジスタ数
及びクロックバッファのファンアウト数からクロックト
リーを構成し、クロックトリーで生じるクロックスキュ
ーの値を要素とする集合Ｓを求め、論理回路を構成する
各レジスタの出力に接続された組み合わせ回路を辿り、
レジスタ間接続集合Ｃを求め、クロックスキュー値の集
合Ｓから選択されていない要素の中の最大の要素ｅを選
択し、当該集合Ｓから削除し、レジスタ間接続集合Ｃの
部分集合Ｒｅを求め、該レジスタ間接続集合Ｃから該部
分集合Ｒｅを除いた集合をレジスタ間接続集合Ｃとし、
集合Ｓが空集合でなく、かつレジスタ間接続集合Ｃが空
集合であるとき、所定の条件を満足するように、クロッ
クトリーのリーフをレジスタのクロックパルス入力端子
に接続する。

【００１５】また、本発明は、クロックトリーのリーフ
をレジスタのクロックパルス入力端子に接続する際の条
件として、リーフに接続されるレジスタの最大数は、ク
ロックバッファの出力端子に接続可能なレジスタの最大
数を越えないものとし、かつ、組み合わせ回路を経由し
て接続される全てのレジスタの組（ｒｊ，ｒｋ）に対し
て、（ｒｊ，ｒｋ）∈Ｒｍ（但し、ｍは集合Ｓの要素の
数）のとき、レジスタｒｊ及びレジスタｒｋはクロック
スキューがｍ以下のリーフに接続されるものとする。

【００１６】上記のように、本発明によりレジスタ間の
遅延時間に応じてレジスタをグループ分けすることによ
り、遅延時間が大きく、クロックスキューにより回路が
正常に動作しないグループに属するレジスタに対して
は、クロックスキューの小さいクロックパルスを供給
し、遅延時間が小さく、クロックスキューが回路の動作
に影響を与えないグループに属するレジスタに対して
は、クロックスキューの大きなクロックパルスの供給が
可能となり、組み合わせ回路の遅延時間を削除する処理
を行う手間を削減することが可能となる。

【００１７】

【発明の実施の形態】図２は、本発明のクロックトリー
生成前の組み合わせ論理回路を示し、図３は、本発明の
各レジスタ間の組み合わせ回路による遅延時間を示す一
覧表である。図３では、行方向の各レジスタｒｊに設定
された値が組み合わせ回路を通過して各列のレジスタに
伝搬するまでの遅延時間ｄ（ｒｊ，ｒｋ）を示してい
る。一般に、組み合わせ回路を構成するゲートの遅延時
間は、使用するＬＳＩテクノロジ等によりゲートの種類
毎に与えられる。この例では、２入力ＡＮＤゲート遅延
時間を３、２入力ＯＲゲートの遅延時間を２、ＩＮＶゲ
ートの遅延時間を１として遅延時間を計算している。

【００１８】また、クロック入力を各レジスタに供給す
る目的でクロックを増幅するためにクロックバッファが
使用される。異なるクロックバッファのスキューもまた
使用するＬＳＩのテクノロジ及びクロック入力からのク
ロックバッファの段数やクロックバッファに接続された
レジスタ数により与えられる。この例では、一組のクロ
ックバッファによるスキューは最大１とする。また、ク
ロックバッファの出力に接続可能なクロックバッファや
レジスタの数は最大２とする。

【００１９】図４、図５は、本発明のクロックトリー生
成方法を説明するためのフローチャートである。同図に
示す一連の処理は、図２及び図３で与えられる組み合わ
せ論理回路に対してクロックトリーを生成する方法であ
る。ここで、クロックトリー生成の条件として、図１１
に示す回路をクロックパルスの周期時間Ｔcyclが１２よ
り小さい値で正常に動作させるようにクロックトリーを
生成することとする。

【００２０】ステップ１０１） 図２の論理回路を構成
するレジスタ数（ここでは５）及びクロックバッファの
ファンアウト数（ここでは２）から、リーフの数が３
（＞レジスタ数／ファンアウト数）以上でリーフまでの
段数が等しくなるクロックトリーを構成する。図６は、
クロックトリーの構成例を示す。

【００２１】ステップ１０２） ステップ１０１で構成
したクロックトリーで生じるクロックスキューの値を要
素とする集合 Ｓ＝｛０，１，２｝ を求める。

【００２２】ステップ１０３） 論理回路を構成する各
レジスタの出力に接続された組み合わせ回路を辿り、レ
ジスタの組を要素とするレジスタ間接続集合 Ｃ＝｛（１１，１２），（１１，１３），（１１，１
５），（１４，１５）｝ を求める。この要素は、図２で遅延時間が定義されてい
るレジスタの組であり、第１項が信号出力元のレジスタ
であり、第２項は、信号入力先のレジスタである。

【００２３】ステップ１０４） クロックスキュー値の
集合Ｓから最大の要素ｅ（∈Ｓ）を順次選択（ｅ＝２，
１，０の順番で値を選択）し、選択した要素をＳから取
り除く。 ステップ１０５） レジスタ間接続集合Ｃの部分集合 Ｒｅ＝｛（ｒｊ，ｒｋ）｜（ｄ（ｒｊ，ｒｋ）＋ｅ）＜
Ｔcycle ｝ を求め、 Ｃ＝Ｃ−Ｒｅ とする。上記のステップ１０４では、ステップ１０１で
処理したクロックトリーのスキューの大きい値から順次
選択しているので、レジスタ間接続集合Ｃの要素である
レジスタの組の中で、クロックスキューによる影響が少
ないレジスタの組が順次Ｃから取り除かれる。レジスタ
の組を要素とする集合Ｒｅは、クロックスキューがｅ以
下とならなければならないレジスタの組の集合となる。

【００２４】ステップ１０６） 上記のステップ１０４
及びステップ１０５の繰り返し毎に、Ｓ＝φであるかを
判定する。Ｓ＝φである場合には、ステップ１０７に移
行し、Ｓ≠φである場合には、ステップ１０８に移行す
る。 ステップ１０７） Ｃ≠φであるかを判定し、Ｃ＝φの
場合には、上記のステップ１０４とステップ１０５の処
理の繰り返しを終了し、ステップ１０９に移行する。Ｃ
≠φの場合には、遅延時間が周期時間Ｔcycle 以上とな
るレジスタの組が存在するため、クロックトリーの生成
方法とは無関係に組み合わせ回路は正常に動作しないた
め、処理を終了する。このような回路においては、組み
合わせ回路の簡単化等を行い、遅延時間を削除する必要
がある。

【００２５】ステップ１０８） ステップ１０６におい
てＳ≠φであるとき、Ｃ＝φである場合には、上記のス
テップ１０４とステップ１０５の繰り返しを終了し、ス
テップ１０９に移行し、Ｃ≠φであるとき、ステップ１
０４の処理に戻る。 ステップ１０９） 以下の条件を満足するように、クロ
ックトリーのリーフの出力端子とレジスタのクロックパ
ルス入力端子とを接続する。

【００２６】（条件１） リーフに接続されるレジスタ
の最大数は、クロックバッファの出力端子に接続可能な
レジスタの最大数（この例では２）を越えない。 （条件２） 組み合わせ回路を経由して接続されるすべ
てのレジスタの組（ｒｊ，ｒｋ）に対して（ｒｊ，ｒ
ｋ）∈Ｒｍの時、レジスタｒｊ及びｒｋはクロックスキ
ューがｍ以下のリーフに接続される。但し、ｍは集合Ｓ
の要素の数とする。

【００２７】当該処理（ステップ１０９）は、条件１及
び条件２を満足するリーフを割り当てる問題と見なすこ
とができる。このような問題は、様々な解法が知られて
おり、それらを用いることで、当該ステップ１０９を実
行することができる。最も単純な例を図７に示す。同図
は、ステップ１０９の処理で解を求める方法の例を示す
図である。同図の例では、まず、各レジスタ及びリーフ
を以下のように順番付ける。

【００２８】 レジスタ：ｒ₁ ，ｒ₂ ，ｒ₃ ，ｒ₄ ，ｒ₅ リーフ ：Ｌ₁ ，Ｌ₂ ，Ｌ₃ ，Ｌ₄ また、各リーフ毎に同一の２つのラベル（クロックバッ
ファに接続可能なレジスタ数は高々２である）を与え
る。そして、レジスタに対して順次リーフのラベルを割
り当てる。レジスタｒ_j にラベルＬを割り当てる毎にレ
ジスタの組（ｒ_j，ｒ_k ）に対して上記（条件２）の判
定を（ｒ_j ，ｒ_k ）∈ＲｍなるＲｍが存在し、ｒ_k のラ
ベルの割当てが終了している時、レジスタｒ_j 及びｒ_k
のクロックスキューがｍ以下であるかをチェックするこ
とで行う。もし、矛盾していれば、ｒ_j-1 に割当てられ
ているラベルＬ_L をＬ_L+1 に変更（が存在しない場合に
は、さらにｒ_j-2 に割り当てられているラベルを変更す
る）し、上記のチェックを行う。全てのレジスタに対す
る矛盾の無いラベル割当てが可能であれば、リーフとレ
ジスタとの接続が可能となる。

【００２９】上記のステップ１０９の条件を満足する接
続が存在しなければ、条件を満足するクロックトリーが
構成できないため、組み合わせ回路の簡単化等を行い、
遅延時間を削減する必要がある。図８は、本発明の論理
回路に対してクロックトリーを生成した結果の論理回路
図である。同図は、図２の論理回路に対して本発明のク
ロックトリーを生成した結果を示す。

【００３０】なお、上記の実施例では、クロック入力か
らリーフまでの段数が同一なクロックトリーを用いてい
るが、本発明は必ずしもクロック入力からリーフまでの
段数が同一なクロックトリーに限定されるものではな
い。本発明は、クロックトリーのリーフ間でのクロック
スキューの最大値が定義されれば、任意の構成のクロッ
クトリーに対して適用可能であり、不要なバッファ（図
８のクロックバッファ２４０等）を削除することも可能
である。

【００３１】なお、本発明は、上記の実施例に限定され
ることなく、特許請求の範囲内で種々変更・応用が可能
である。

【００３２】

【発明の効果】上述のように、本発明のクロックトリー
生成方法によれば、遅延時間を短縮する操作を削減する
ことが可能となり、クロックスキューの影響により生じ
る回路設計の手間を削減することが可能となる。

【００３３】また、一般に、遅延時間の短縮のための操
作では、必要となるゲート数が増加するため、論理回路
の使用ゲート数の増加を抑えることも可能である。

【図面の簡単な説明】

【図１】本発明の原理を説明するための図である。

【図２】本発明のクロックトリー生成前の組み合わせ論
理回路の例である。

【図３】本発明の各レジスタ間の組み合わせ回路による
遅延時間を示す一覧表である。

【図４】本発明のクロックトリー生成方法を説明するた
めのフローチャート（その１）である。

【図５】本発明のクロックトリー生成方法を説明するた
めのフローチャート（その２）である。

【図６】本発明のクロックトリーの構成例である。

【図７】本発明の図５のステップ１０９の処理で解を求
める方法の例を示す図である。

【図８】本発明の論理回路に対してクロックトリーを生
成した結果の論理回路図である。

【図９】同期型論理回路を説明するための図である。

【図１０】クロックパルスの供給方法を説明するための
図である。

【図１１】クロックパルスのクロックスキューを説明す
るための図である。

【符号の説明】

１，２，３，４，５ 外部入力 １１，１２，１３，１４，１５ レジスタ ２１，２２，２３，２４，２５，２６，２７，２８，２
９，３０ ゲート １１０，１２０，２１０，２２０，２３０，２４０ ク
ロックバッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 永見 康一 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のレジスタ及び組み合わせ回路が相
   互に接続され、クロックパルスが複数のクロックバッフ
   ァを介して各レジスタのクロック入力端子に供給され、
   該各レジスタの値は、該クロックバッファを経由して外
   部から入力されたクロックパルスに同期して変化する同
   期型の論理回路におけるクロックトリー生成方法におい
   て、 前記論理回路を構成する前記レジスタ間に存在する前記
   組み合わせ回路による遅延時間に応じて、該レジスタを
   分類し、 分類されたレジスタとクロックパルスの周期時間に基づ
   いて該各レジスタにクロックパルスを供給するクロック
   バッファの出力を選択することを特徴とするクロックト
   リー生成方法。
2. 【請求項２】 前記レジスタ間の前記組み合わせ回路に
   よる前記遅延時間がクロックパルスの周期時間と略等し
   い場合には、該レジスタに同一のクロックバッファの出
   力から得られるクロックパルスまたは、よりクロックス
   キューの小さいクロックを入力する請求項１記載のクロ
   ックトリー生成方法。
3. 【請求項３】 前記論理回路を構成するレジスタ数及び
   前記クロックバッファのファンアウト数からクロックト
   リーを構成し、 前記クロックトリーで生じるクロックスキューの値を要
   素とする集合Ｓを求め、 前記論理回路を構成する各レジスタの出力に接続された
   前記組み合わせ回路を辿り、レジスタ間接続集合Ｃを求
   め、 クロックスキュー値の前記集合Ｓから選択されていない
   要素の中の最大の要素ｅを選択し、当該集合Ｓから削除
   し、 前記レジスタ間接続集合Ｃの部分集合Ｒｅを求め、該レ
   ジスタ間接続集合Ｃから該部分集合Ｒｅを除いた集合を
   レジスタ間接続集合Ｃとし、 前記集合Ｓが空集合でなく、かつ前記レジスタ間接続集
   合Ｃが空集合であるとき、所定の条件を満足するよう
   に、前記クロックトリーのリーフを前記レジスタのクロ
   ックパルス入力端子に接続する請求項１記載のクロック
   トリー生成方法。
4. 【請求項４】 前記クロックトリーのリーフを前記レジ
   スタのクロックパルス入力端子に接続する際の条件とし
   て、 リーフに接続されるレジスタの最大数は、クロックバッ
   ファの出力端子に接続可能なレジスタの最大数を越えな
   いものとし、かつ、前記組み合わせ回路を経由して接続
   される全てのレジスタの組（ｒｊ，ｒｋ）に対して、
   （ｒｊ，ｒｋ）∈Ｒｍ（但し、ｍは集合Ｓの要素の数）
   のとき、レジスタｒｊ及びレジスタｒｋはクロックスキ
   ューがｍ以下のリーフに接続されるものとする請求項３
   記載のクロックトリー生成方法。