KR100412475B1 - 데이타 정렬회로 및 이를 이용한 자기타이밍 웨이브파이프라인 가산기 - Google Patents

Abstract

웨이브 파이프라이닝 기법과 자기 타이밍 기법을 결합시킨 데이타 정렬회로 및 이를 적용한 가산기에 관한 것이다. 자기타이밍 웨이브 파이프라인 가산기는 n 비트 캐리 미리보기 가산기; 및 상기 n 비트 캐리 미리보기 가산기에서 출력되는 어긋난 n 비트 합신호를 입력으로 하고, 각각 도착시간이 다른 n 비트 데이타중 가장 늦게 도착하는 비트 신호를 검출하여 자기타이밍신호로 발생시키고, 상기 자기타이밍신호를 클럭으로 하여 상기 n 비트 데이타의 각 비트를 정렬시켜 출력하는 데이타 정렬회로를 구비한다. 따라서, 별도의 외부 클럭 신호 없이 도착시간이 다른 신호들을 연산로직 회로내의 적절한 위치에 부가된 데이타 정렬회로에 의해 정렬되어 모든 신호들의 지연시간 차이를 최소화함으로써, 데이타 처리능력을 향상시킬 수 있다.

Description

데이타 정렬회로 및 이를 이용한 자기타이밍 웨이브 파이프라인 가산기{Data aligner and self-timed wave pipeline adder}

본 발명은 자기 타이밍 웨이브 파이프라이닝 기법에 관한 것으로서, 특히 정적(static) CMOS 로직에 데이터 정렬 로직회로를 첨가한 32비트 자기타이밍 웨이브 파이프라인 가산기(wave pipelined adder)에 관한 것이다.

파이프라이닝(pipelining)은 디지털 회로에서 클럭 속도를 증가시키기 위해 광범위하게 사용되는 회로 설계 방법 중의 하나이다. 일반적인 파이프라인 회로에서, 'n' 개의 단이 사용될 때, 잠정적인 속도의 향상은 'n'배로 가능하다. 각각의 파이프라인 단은 레지스터와 클럭을 필요로 하게 되며, 통상 최대 파이프라인 클럭속도는 가장 지연 시간이 큰 단에 의해서 결정이 된다.

도 1은 일반적인 웨이브 파이프라이닝의 개념을 블록 다이아그램으로 나타낸 것이다. 도 1을 참조하면, 웨이브 파이프라이닝은 동기 회로에서 클럭을 사용하는 대신에 연산 로직내에 별도의 동기화 소자를 삽입하지 않고, 여러 개의 명령을 중첩되게 실행할 수 있는 회로 설계 기법이다. 웨이브 파이프라이닝 회로에서는 가장 높은 클럭 주파수에서 동작하기 위해서, 연산 로직 회로의 모든 입력에서 출력 사이의 지연 경로들은 서로 일치하여야 한다. 이런 경우, 저장 요소의 상승/하강시간과 클럭의 스큐(skew), 셋업(setup)/홀드(hold) 시간에 의해 최종적인 회로의 클럭 주파수를 결정하게 된다. 따라서, 일반적인 웨이브 파이프라이닝의 최대 동작 주파수의 결정은 가장 늦게 도착하는 신호와 가장 빨리 도착하는 신호 사이의 차이가 최소화됨에 의해 결정된다.

연산 회로에서 상술한 바와 같은 지연 시간을 조절하는 알고리즘이 많이 연구되어 왔다. 지연 경로에 지연 패딩(delay padding) 요소를 첨가시키는 거친 튜닝(rough tuning) 방법과 게이트 자체의 지연 시간차이를 일치시키는 미세 튜닝(fine tuning) 방법들이 사용되어져 왔다. 또한, 최근에는 클럭스큐를 제거 하기 위해 웨이브 파이프라이닝과 비동기 설계 기법을 병합하려는 방법이 연구되어지고 있다

본 발명의 목적은, 연산로직 회로내의 적절한 위치에 부가되어 모든 신호들의 지연시간 차이를 최소화함으로써, 데이타 처리능력을 향상시키기 위한 데이타 정렬회로를 제공하는데 있다.

본 발명의 다른 목적은 상기 데이타 정렬회로를 적용한 자기타이밍 웨이브 파이프라인 가산기를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명에 따른 데이타 정렬회로는 4 비트 데이타(abcd)중 가장 늦게 도착하는 비트 신호를 검출하여 자기타이밍신호로 발생시키는 자기타이밍신호 생성부; 및 상기 자기타이밍신호를 클럭으로 하여 상기 4 비트 데이타의 각 비트를 정렬시켜 출력하는 래치부를 포함하여 구성된다.

상기 다른 목적을 달성하기 위하여 본 발명에 따른 자기타이밍 웨이브 파이프라인 가산기는 n 비트 캐리 미리보기 가산기; 및 상기 n 비트 캐리 미리보기 가산기에서 출력되는 어긋난 n 비트 합신호를 입력으로 하고, 각각 도착시간이 다른 n 비트 데이타중 가장 늦게 도착하는 비트 신호를 검출하여 자기타이밍신호로 발생시키고, 상기 자기타이밍신호를 클럭으로 하여 상기 n 비트 데이타의 각 비트를 정렬시켜 출력하는 데이타 정렬회로를 포함하여 구성된다.

도 1은 일반적인 웨이브 파이프라이닝의 개념을 나타낸 블록도,

도 2는 본 발명에 따른 자기타이밍 웨이브 파이프라이닝의 개념을 나타낸 블록도,

도 3은 도 2에 도시된 데이타 정렬회로의 세부 블럭도,

도 4는 도 3에 있어서 이중에지 트리거 D 플립플롭의 세부 회로도,

도 5는 도 3에 있어서 최종도착신호 검출기의 동작 알고리즘을 설명하기 위한 도면,

도 6은 도 3에 있어서 최종도착신호 검출기의 세부회로도,

도 7은 본 발명에 따른 자기타이밍 웨이브 파이프라이닝 가산기의 블럭도 및 입출력신호의 파형도,

도 8은 도 3에 있어서 최종도착신호 검출기로부터 생성된 자기타이밍 신호를 나타낸 그래프,

도 9a 내지 도 9c 는 각각 일반적인 32 비트 CLA, 지연 패딩셀을 사용한 32 비트 웨이브 파이프라인 CLA, 본 발명에 따른 32 비트 자기타이밍 웨이브 파이프라인 CLA의 출력신호의 도착시간의 차이를 보여주는 그래프, 및

도 10a 내지 도 10c 는 각각 일반적인 32 비트 CLA, 지연 패딩셀을 사용한 32 비트 웨이브 파이프라인 CLA, 본 발명에 따른 32 비트 자기타이밍 웨이브 파이프라인 CLA의 출력 합의 지연시간의 차이를 보여주는 그래프이다.

*도면의 주요부분에 대한 부호의 설명

2: 데이타 정렬회로 21,31: 자기타이밍신호 발생부

23,33: 래치부 61,63: 오아 게이트

62: 앤드 게이트 64: 멀티플렉서

65: 버퍼 71: 32 비트 CLA

73: 데이타 정렬회로

D1~D4: 이중에지 트리거 D 플립플롭

LSD1~LSD3: 최종도착신호 검출기 L1~L4: 래치

INV1: 인버터 B1: 버퍼

이하 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예에 대하여 상세히 설명하기로 한다.

도 2는 본 발명에 따른 자기 타이밍 웨이브 파이프라이닝의 기본 개념을 블록 다이아그램으로 나타낸 것으로서, 연산로직 회로의 적절한 위치에 자기타이밍신호 생성부(21)와 래치부(23)로 이루어진 데이타 정렬회로(20)가 부가된다. 이 기법은 비동기 시스템에 바탕을 둔 것으로서, 별도의 부가적인 회로를 필요로 하나, 비동기 시스템에 사용되는 패딩 요소나, 외부 클럭, 요청 신호들은 필요없는 장점을 지니고 있다. 즉, 도 2에 도시된 자기 타이밍 웨이브 파이프라이닝 기법을 도 1의 웨이브 파이프라이닝 기법과 비교하면, 별도의 외부 클럭과 레지스터들, 또한 지연 시간을 일치시키기 위한 여분의 회로를 필요로 하지 않는 장점이 있다.

도 3은 본 발명에 따른 4 비트 데이타(abcd) 정렬회로를 세부적으로 나타낸 블럭 다이아그램으로서, 크게 자기타이밍신호 생성부(31)와 래치부(33)로 구성된다. 자기타이밍신호 생성부(31)는 각각 a,b,c,d 신호를 클럭라인으로 공급받고, 데이타라인이 공급전압(Vdd)으로 고정되어 있으며, 클리어라인에 클리어신호가 인가되는 제1 내지 제4 D 플립플롭(D1~D4), 제1 및 제2 D 플립플롭(D1,D2)의 Q 출력신호를 입력으로 하는 제1 및 제2 최종도착신호 검출기(LSD1,LSD2), 제1 및 제2 최종도착신호 검출기(LSD1,LSD2)의 출력을 입력으로 하는 제3 최종도착신호 검출기(LSD3), 제3 최종도착신호 검출기(LSD3)의 출력을 입력으로 하는 인버터(INV1)와, 인버터(INV1)의 출력을 입력으로 하는 버퍼(B1)로 이루어진다. 여기서, 제1 내지 제4 D 플립플롭(D1~D4)은 이중에지 트리거 D 플립플롭인 것이 바람직하다. 한편, 래치부(33)는 각각 자기타이밍 신호를 반전클럭라인으로 공급받고, 스큐된 신호(skewed signal)인 a,b,c,d를 각각 입력으로 하는 제1 내지 제4 래치(L1~L4)로 이루어진다. 여기서는 4 비트 데이타를 정렬하는 회로를 예로 들었으나, 4의 배수로 이루어지는 임의의 데이타에 대해서도 D 플립플롭의 수와 LSD의 수를 증가시키는 것에 의해 용이하게 적용할 수 있다.

도 3을 참조하면, 자기타이밍신호 생성부(31)에 있어서, 제1 내지 제4 플립플롭(D1~D4)의 입력 데이터 라인이 공급전압(Vdd)로 고정되어 있으므로 입력 클럭이 들어올 때마다, 즉 도착된 신호의 변화가 있을 때마다, 제1 내지 제4 플립플롭(D1~D4)의 출력은 '1'를 내보낸다. 그런 후에 그 신호는 가장 마지막 단의 신호 감지기에 의해 나타나게 된다. 제1 내지 제3 최종도착신호 검출기(LSD1~LSD3)를 통과하여, 제1 내지 제4 플립플롭(D1~D4)에 의해 제공된 '1' 신호는 다시 피드백 루프를 통해 제1 내지 제4 플립플롭(D1~D4)을 클리어시키는 조정 신호로 바뀌게 된다. 그러므로, 제3 최종도착신호 검출기(LSD3)에서 나온 출력 신호는 비주기 펄스 신호가 된다. 이 펄스 신호는 마지막 출력단의 래치부(33)를 동작시키는 자기 타이밍 신호로 사용된다. 제3 최종도착신호 검출기(LSD3)로 부터 생성된 자기 타이밍 신호는 도착시간이 다른 데이터(skewed data)를 동시에 잡아낸다. 그 결과, 이런 도착시간이 다른 신호들이 정렬되어 지면서, 각 신호들의 지연 시간 차이는 매우 작은 값으로 조절되어 질 수 있다. 따라서, 신호들은 별도의 레지스터나 외부 클럭 없이도 자연스럽게 다음 단으로 전파되어 질 수 있다.

각 데이터 정렬회로에 도달하는 최대 지연 시간 차이는 데이터의 반주기에의해서 제한받는다고 가정하면, 최대 데이터 속도(T_data)는 아래의 수학식 1에 의해서 나타낼 수 있다.

여기서, n은 병렬로 진행하는 비트수이고, T_DEFF은 제1 내지 제4 D 플립플롭(D1~D4)의 지연시간, T_LSD는 제1 내지 제3 최종도착신호 검출기(LSD1~LSD3)의 지연시간, T_setup은 제1 내지 제4 래치(L1~L4)의 셋업시간이며, T_{reset_delay}은 도 3에서와 같이 제1 내지 제4 D 플립플롭(D1~D4)을 리셋(reset)시키기 위해 사용되는 인버터(INV1)의 지연시간을 나타낸다. 따라서, 최대 데이터 속도(T_data)는 전달되어지는 비트 수에 제한을 받게 된다.

도 4는 도 3에 있어서 제1 내지 제4 D 플립플롭(D1~D4)의 세부회로도를 나타낸 것으로서, 데이터 입력은 도 3에서와 같이 공급전압(Vdd)으로 고정되어 있고, clk 과 /clk 는 각각 변화되는 신호들의 입력으로 들어가게 된다. 신호가 '1' 에서 '0' 으로 바뀔 때, 위쪽 인버터 부분은 "1" 신호를 q로 보내며, 반대의 경우에는 아래쪽 인버터 부분에서 "1" 신호를 q로 보낸다. 또한, '클리어'(clear) 신호는 q 를 '0'로 만들어 준다.

도 5는 도 3에 있어서 제1 내지 제3 최종도착신호 검출기(LSD1~LSD3)의 동작알고리즘을 나타낸 것으로서, 예를 들어 2개의 전달 신호 'a' 와 'b'로부터 가장늦게 도착하는 신호를 감지하는 알고리즘을 나타낸다.

도 5의 (a)와 같이 두 신호가 모두 변화하는 경우, 가장 늦게 도착하는 신호는 D 플립플롭의 두 출력값의 AND 논리에 의해 결정된다. 또한, 도 5의 (b)와 같이 단지 한 신호만 변화하는 경우, 가장 늦게 도착하는 신호는 D 플립플롭의 두 출력값의 OR 논리에 의해 결정되며, 도 5의 (c)와 같이 두 신호 모두 변화가 없다면, 신호의 정렬이 필요 없게 된다. 그러므로, 어떠한 신호의 변화도 감지되지 않았다면, 최종도착신호 검출기(LSD1~LSD3)의 출력값은 '0' 로 머물러 있게 된다. 모든 신호의 감지는 2:1 멀티플렉서를 사용한다.

도 6은 도 5에서와 같은 2 비트 최종도착신호 검출기에 대한 세부회로도를 나타낸 것으로서, 제1 및 제2 오아 게이트(61,63), 앤드게이트(62) 및 멀티플렉서(64)로 구성된다. 여기서, 선택 신호인 AND_out 이나 OR_out 은 신호의 변화에 따라 멀티플렉서(64)로 보내지게 된다.

상술한 데이타 정렬회로의 성능은 이중에지 트리거 플립플롭(D1~D4)과 최종도착신호 검출기(LSD1~LSD3)의 동작 속도에 따라 좌우되기 때문에, 이들 회로의 지연 시간을 줄이기 위해서, 앤드 게이트(62)와 오아 게이트(61,63) 및 멀티플렉서(64)는 지연 시간이 적은 상보성 통과 트랜지스터 로직(Complementary Pass transistor Logic) 로직을 사용하였다. 2-비트 최종도착신호 검출기는 입력 신호가 많아지는 만큼 확장할 수 있지만, 그렇게 하면 비트 사이즈가 커지게 되며, 전체 데이터 정렬회로를 통한 전달 지연 시간은 더욱 길어져 시스템의 성능이 저하될 수 있다.

도 7은 웨이브 파이프라이닝과 자기 타이밍 정렬 알고리즘을 이용한 본 발명에 따른 가산기의 블럭 다이아그램으로서, 일반적인 32 비트 캐리 미리보기 가산회로(71)에 데이타 정렬회로(73)를 부가한 것이다.

도 7을 참조하면, A와 B로 각각 동시에 입력 되어진 32 비트 데이터들(A₁~ A₃₂, B₁~ B₃₂)은, 산술 연산 과정을 거쳐 어긋난 32 비트 출력신호(SUM₁~ SUM₃₂)와 1 비트 캐리 출력 신호(CARRY)로 바뀌게 된다. 이와 같이 CMOS 게이트에 의한 데이터 의존도와 지연 경로 시간 차이에 의해 어긋난 데이터(SUM₁~ SUM₃₂)는 데이터 정렬회로(73)로 전달된다. 이후 데이터 정렬회로(73)를 통과한 출력 신호들은 자기 타이밍 알고리즘에 의해 정렬되어져 정렬된 데이타(SUM₁* ~ SUM₃₂*)를 출력한다. 여기서는 회로의 구현을 간소화하고, 소비 전력을 낮추기 위해 정적(static) CMOS 회로를 사용한다. 또한, 웨이브 파이프라이닝 가산기를 구현하기 위해 특별한 로직 게이트를 사용하지 않으며, 지연 패딩셀도 필요로 하지 않는다.

한편, 일반적인 캐리 미리보기 가산기(71)는 A와 B의 32 비트 병렬 입력 데이터들은 상위 16비트 부분그룹 생성기와 하위 16비트 부분그룹 생성기를 통해 상위 및 하위 16비트 1단계 캐리생성기로 입력되고, 32개의 출력 합 값들은 상위 및 하위 합생성기를 통해 나오며, 캐리아웃(carry_out) 신호 역시 마지막 출력단에 나오게 된다.

다음은 본 발명에 따른 가산기의 성능을 테스트하기 위하여 모의실험 결과를 설명하기로 한다.

본 발명에서 제안한 회로는 2.5볼트의 전원 전압과 0.25um CMOS공정 기술을 사용하여 설계하였다. 도 8는 최종도착신호 검출기(LSD)에서 생성되어, 어긋난 신호를 정렬시키는 자기 타이밍 신호를 나타낸다. 일종의 펄스 형태인 자기 타이밍 신호는 캐리 미리보기 가산기(CLA)의 출력 값인 sum 이나 carry_out 값이 변화가 있을 때 마다 생성되어진다. 그렇지 않은 경우에는 자기 타이밍 신호는 생성되지 않는다.

도 9a 는 일반적인 32 비트 CLA, 도 9b 는 지연 패딩셀을 사용한 32 비트 웨이브 파이프라이닝 CLA, 도 9c 는 본 발명에 따른 자기 타이밍 웨이브 파이프라이닝 CLA의 출력신호의 도착시간의 차이를 각각 보여주는 그래프이다. 도 9a 내지 도 9c 를 참조하면, 출력신호의 도착 시간의 차이는 본 발명에 따른 자기타이밍 CLA에서 가장 작게 나타났음을 알 수 있다.

도 10 과 도 11 은 일반적인 32 비트 CLA와 지연 패딩셀을 사용한 32비트 웨이브 파이프라이닝 CLA와 32비트 자기 타이밍 웨이브 파이프라이닝 CLA의 모의 실험 결과를 보여 주고 있다. 800 Mbps 의 데이터 속도를 가진 입력 데이터들이 연산 로직을 통과한 후 32 비트 sum 출력들과 비교되어진다.

한편, 도 10a 는 일반적인 32 비트 CLA, 도 10b 는 지연 패딩셀을 사용한 32 비트 웨이브 파이프라이닝 CLA, 도 10c 는 본 발명에 따른 자기 타이밍 웨이브 파이프라이닝 CLA의 출력합의 지연시간 차이를 각각 보여주는 그래프로서, 좀 더 정확한 신호들의 변화 차이를 보여주기 위한 것이다. 도 10a 에서는 일반적인 가산기에서 가장 빨리 도착하는 출력 신호와 가장 늦게 도착하는 출력 신호들의 지연시간 차이가 각각 527ps 와 765ps 임을 보여 주고 있고, 도 10b 에서는 패딩셀을 첨가한 일반적인 웨이브 파이프라인 가산기의 출력 신호들의 지연 시간 차이가 각각 205ps 와 245ps 임을 나타내고 있다.

도 10c 는 본 발명에 따른 가산기의 경우의 출력 신호들의 지연 시간 차이를 나타낸다. 데이터의 변화가 있을 때마다 지연 시간 차이는 74ps와 130ps 임을 보여준다. 따라서, 일반적인 가산기와 비교해서 지연 시간의 차이는 약 86 % 와 83 % 정도 줄어 들었음을 알 수 있다. 본 발명에 의한 가산기에서 지연 시간 차이를 일으키는 주 요인은 위쪽의 16비트 덧셈 로직 회로 부분과 아래쪽 16비트 덧셈 로직 회로의 경계에서 이동하는 캐리 신호 때문이다. 경계부분에서의 이러한 캐리 신호 출력 신호를 가장 빨리 도착할 수 있게 하므로, 이러한 현상으로 인하여 지연 시간 차이가 가장 큰 영향을 받게 된다. 또한 본 발명에 의한 가산기에서의 잠재시간(latency)는 자기 타이밍 신호를 생성하기 위한 LSD 블록의 추가로 인하여 늘어난다. 본 발명에 의한 가산기의 평균 소모 전력은 59.3mW이고, 일반적인 정적 CMOS 32비트 CLA는 36.4mW이며, 지연 패딩셀 및 클럭 회로를 첨가한 일반적인 웨이브 파이프라이닝 방식의 CLA는 60.3mW의 소모 전력을 나타냈다. 따라서, 본 발명에 의한 가산기는 기존의 웨이브 파이프라이닝 가산기에서 별도의 클럭 구동회로와 클럭 생성기가 필요한 점을 고려하면, 전력 소모 측면에서는 개선된 잇점을 보이고 있다.

다음 표 1은 위의 세가지 가산기들을 비교한 데이타를 나타낸 것이다.

	일반적인 CLA	지연셀을 사용한 웨이브 파이프라인 CLA	자기타이밍 웨이브 파이프라인 CLA
최대지연시간차이	766 ps	245 ps	130 ps
잠재시간	0.53 ns	0.86 ns	1.12 ns
전력소모	36.4 mW	60.3 mW	59.3 mW

상술한 바와 같이, 본 발명은 별도의 외부 클럭 신호 없이 도착시간이 다른 신호들을 LSD와 자기 타이밍 신호에 의해 정렬시킬 수 있는 알고리즘을 이용해 32비트 웨이브 파이프라인 가산기를 구현한 것으로서, 출력 신호들의 지연 시간 차이를 일반적인 가산기의 700ps와 비교하여 볼 때 약100ps 정도로 줄일 수 있었다. 또한 어떠한 지연 일치 패딩 셀이나, 새로운 게이트의 설계가 필요없으며, 2.5V, 전원 전압하에 800Mbps의 데이터 속도를 나타내며, 0.25 um CMOS 공정 기술을 사용하였다.

Claims (4)

1. 삭제
2. 각각 도착시간이 다른 n 비트 데이타중 가장 늦게 도착하는 비트 신호를 검출하여 자기타이밍신호로 발생시키는 자기타이밍신호 생성부와, 상기 자기타이밍신호를 클럭으로 하여 상기 n 비트 데이타의 각 비트신호를 동기된 상태로 출력하는 래치부를 포함하고,

   상기 자기타이밍신호 생성부는

   각 비트신호를 클럭라인으로 공급받고, 데이타라인이 공급전압으로 고정되어 있으며, 클리어라인에 클리어신호가 인가되는 제1 내지 제n 이중에지 트리거 D 플립플롭;

   상기 제1 및 제n 이중에지 트리거 D 플립플롭의 Q 출력신호에 대하여 순차적으로 2개의 Q 출력신호 중 늦게 도착하는 신호를 검출하여 n/2 개의 출력을 발생시키고, 이 n/2 개의 출력에 대하여 순차적으로 비교하여 가장 늦게 도착하는 신호를 검출하는 (n-1) 개의 최종도착신호 검출기;

   상기 (n-1) 개의 최종도착신호 검출기중 (n-1)번째 최종도착신호 검출기의 출력을 반전시켜 상기 제1 내지 제n 이중에지 트리거 D 플립플롭의 클리어단자로 공급하는 인버터; 및

   상기 인버터의 출력을 버퍼링하여 자기타이밍신호를 출력하는 버퍼를 포함하는 것을 특징으로 하는 데이타 정렬회로.
3. 제 2 항에 있어서, 상기 최종도착신호 검출기는

   a, b 두 비트에 대하여 오아 논리를 수행하는 제1 오아게이트;

   a의 반전비트와 b의 반전비트에 대하여 오아 논리를 수행하는 제2 오아게이트;

   a, b 두 비트에 대하여 앤드 논리를 수행하는 앤드게이트;

   상기 제2 오아게이트의 출력을 선택신호로 하여 상기 제1 오아게이트의 출력과 앤드게이트의 출력중 하나를 선택하는 멀티플렉서를 구비하는 데이타 정렬회로.
4. n 비트 캐리 미리보기 가산기; 및

   상기 n 비트 캐리 미리보기 가산기에서 출력되는 어긋난 n 비트 합신호를 입력으로 하고, 각각 도착시간이 다른 n 비트 데이타중 가장 늦게 도착하는 비트 신호를 검출하여 자기타이밍신호로 발생시키고, 상기 자기타이밍신호를 클럭으로 하여 상기 n 비트 데이타의 각 비트를 정렬시켜 출력하는 데이타 정렬회로를 포함하는 자기타이밍 웨이브 파이프라인 가산기.