KR20130111707A - 클럭 지연 도미노 로직 회로 및 이를 포함하는 장치들 - Google Patents

클럭 지연 도미노 로직 회로 및 이를 포함하는 장치들 Download PDF

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Abstract

클럭 지연 도미노 로직 회로는 클럭 신호에 응답하여 제1노드와 다이나믹 노드 사이의 접속을 제어하는 프리차지 회로와, 상기 클럭 신호에 응답하여 제2노드와 이벨류에이션 노드 사이의 접속을 제어하는 이벨류에이션 회로와, 상기 다이나믹 노드와 상기 이벨류에이션 노드 사이에 접속되고 복수의 입력 신호들에 기초하여 상기 다이나믹 노드의 로직 레벨을 결정하는 로직 네트워크와, 상기 클럭 신호의 레벨에 따라 상기 이벨류에이션 노드의 로직 레벨을 출력하거나 상기 제1노드의 로직 레벨을 출력하는 위상 제어 회로를 포함한다.

Description

클럭 지연 도미노 로직 회로 및 이를 포함하는 장치들{CLOCK DELAYED DOMINO LOGIC CIRCUIT AND DEVICES INCLUDING THE SAME}
본 발명의 개념에 따른 실시 예는 반도체 로직 회로에 관한 것으로서, 특히 OCV(on-chip variation)에 강한 클럭 지연 도미노 로직 회로와 이를 포함하는 장치들에 관한 것이다.
고성능 모바일 CPU(central processing unit)에 대한 요구가 점점 증가함에 따라, 상기 CPU 내부에서 고속으로 동작할 수 있는 디지털 회로의 중요성이 점점 커지고 있다.
상기 디지털 회로로서 도미노 로직(domino logic)이 사용되고 있다. 상기 도미노 로직은 PMOS 트랜지스터들 또는 NMOS 트랜지스터들에 기초한 동적 로직 기술들(dynamic logic techniques)의 CMOS-기반 진화(CMOS-based evolution)이다.
상기 도미노 로직은 캐스케이드(cascade) 접속된 스테이지들을 포함하며, 상기 스테이지들 사이에는 클럭 신호를 지연시키기 위한 버퍼를 포함한다. 이러한 구조를 갖는 도미노 로직을 클럭 지연 도미노 로직이라 한다.
상기 클럭 지연 도미노 로직의 안정적인 동작을 위해서, 상기 버퍼가 클럭 신호를 지연시키는 동안, 상기 클럭 지연 도미노 로직의 로직 네트워크의 이벨류에이션(evaluation), 즉, 풀-다운(pull-down)이 종료되어야 한다.
그러나, OCV(on-chip variation)에 따라, 상기 버퍼가 상기 클럭 신호를 지연시키는 동안 상기 로직 네트워크의 이벨류에이션이 종료되지 못하는 클럭 지연 도미노 로직이 있을 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 위상 제어 회로가 클럭 신호를 지연시키는 동안 항상 로직 네트워크의 이벨류이션을 종료할 수 있는 클럭 지연 도미노 로직 회로와 이를 포함하는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 클럭 지연 도미노 로직 회로는 클럭 신호에 응답하여 제1노드와 다이나믹 노드 사이의 접속을 제어하는 프리차지 회로, 상기 클럭 신호에 응답하여 제2노드와 이벨류에이션 노드 사이의 접속을 제어하는 이벨류에이션 회로, 상기 다이나믹 노드와 상기 이벨류에이션 노드 사이에 접속되고, 복수의 입력 신호들에 기초하여 상기 다이나믹 노드의 로직 레벨을 결정하는 로직 네트워크, 및 상기 클럭 신호의 레벨에 따라 상기 이벨류에이션 노드의 로직 레벨을 출력하거나 상기 제1노드의 로직 레벨을 출력하는 위상 제어 회로를 포함한다.
상기 제1노드는 전원 노드와 접지 노드 중에서 어느 하나이고, 상기 제2노드는 상기 전원 노드와 상기 접지 노드 중에서 다른 하나일 수 있다.
상기 클럭 지연 도미노 로직 회로는 상기 위상 제어 회로의 출력 신호를 반전시키는 인버터를 더 포함할 수 있다.
상기 로직 네트워크는 AND 게이트, OR 게이트, NAND 게이트, NOR 게이트, 또는 AOI(and-or-inverter)일 수 있다.
상기 로직 네트워크는 각각이 상기 복수의 입력 신호들 각각에 응답하여 게이팅되는 NMOS 트랜지스터들을 포함하며, 상기 위상 제어 회로는 상기 클럭 신호가 하이 레벨일 때 상기 이벨류에이션 노드의 상기 로직 레벨을 출력하고, 상기 클럭 신호가 로우 레벨일 때 상기 제1노드의 상기 로직 레벨을 출력할 수 있다.
상기 로직 네트워크는 각각이 상기 복수의 입력 신호들 각각에 응답하여 게이팅되는 PMOS 트랜지스터들을 포함하며, 상기 위상 제어 회로는 상기 클럭 신호가 하이 레벨일 때 상기 제1노드의 상기 로직 레벨을 출력하고, 상기 클럭 신호가 로우 레벨일 때 상기 이벨류에이션 노드의 상기 로직 레벨을 출력할 수 있다.
상기 위상 제어 회로는 상기 클럭 신호에 응답하여 상기 제1노드와 상기 이벨류에이션 노드 사이의 접속을 제어하는 스위치를 포함할 수 있다.
상기 위상 제어 회로는 상기 제1노드와 상기 이벨류에이션 노드 사이에 접속되고 상기 클럭 신호를 반전시키는 인버터일 수 있다.
본 발명의 실시 예에 따른 데이터 처리 장치는 클럭 신호를 생성하는 클럭 제너레이터, 데이터를 출력하는 데이터 소스(source), 및 클럭 지연 도미노 로직 회로를 포함하며, 상기 클럭 지연 도미노 로직 회로는 상기 클럭 신호에 응답하여 제1노드와 다이나믹 노드 사이의 접속을 제어하는 프리차지 회로, 상기 클럭 신호에 응답하여 제2노드와 이벨류에이션 노드 사이의 접속을 제어하는 이벨류에이션 회로, 상기 다이나믹 노드와 상기 이벨류에이션 노드 사이에 접속되고, 상기 데이터에 기초하여 상기 다이나믹 노드의 로직 레벨을 결정하는 로직 네트워크, 상기 클럭 신호의 레벨에 따라 상기 이벨류에이션 노드의 로직 레벨을 출력하거나 상기 제1노드의 로직 레벨을 출력하는 위상 제어 회로, 및 상기 위상 제어 회로의 출력 신호를 반전시키는 인버터를 포함한다.
상기 위상 제어 회로는 상기 클럭 신호에 응답하여 상기 제1노드와 상기 이벨류에이션 노드 사이의 접속을 제어하는 스위치를 포함할 수 있다.
상기 위상 제어 회로는 상기 제1노드와 상기 이벨류에이션 노드 사이에 접속되고 상기 클럭 신호를 반전시키는 인버터일 수 있다.
상기 데이터 처리 장치는 시스템-온-칩(system-on-chip)일 수 있다.
본 발명의 실시 예에 따른 전자 장치는 데이터 처리 장치를 포함하는 프로세서, 및 인터페이스 컨트롤 블록을 통하여 상기 프로세서에 접속된 무선 네트워크 인터페이스를 포함하며, 상기 데이터 처리 장치는 클럭 신호를 생성하는 클럭 제너레이터, 데이터를 출력하는 데이터 소스(source), 및 클럭 지연 도미노 로직 회로를 포함하며, 상기 클럭 지연 도미노 로직 회로는 상기 클럭 신호에 응답하여 제1노드와 다이나믹 노드 사이의 접속을 제어하는 프리차지 회로, 상기 클럭 신호에 응답하여 제2노드와 이벨류에이션 노드 사이의 접속을 제어하는 이벨류에이션 회로, 상기 다이나믹 노드와 상기 이벨류에이션 노드 사이에 접속되고, 상기 데이터에 기초하여 상기 다이나믹 노드의 로직 레벨을 결정하는 로직 네트워크, 상기 클럭 신호의 레벨에 따라 상기 이벨류에이션 노드의 로직 레벨을 출력하거나 상기 제1노드의 로직 레벨을 출력하는 위상 제어 회로, 및 상기 위상 제어 회로의 출력 신호를 반전시키는 인버터를 포함한다.
상기 위상 제어 회로는 상기 클럭 신호에 응답하여 상기 제1노드와 상기 이벨류에이션 노드 사이의 접속을 제어하는 스위치를 포함할 수 있다.
상기 위상 제어 회로는 상기 제1노드와 상기 이벨류에이션 노드 사이에 접속되고 상기 클럭 신호를 반전시키는 인버터일 수 있다.
상기 전자 장치는 시스템-온-칩(system-on-chip)일 수 있다.
상기 전자 장치는 휴대용 장치일 수 있다.
본 발명의 실시 예에 따른 캐스케이드 접속된 로직 게이트들을 포함하는 클럭 지연 도미노 로직 회로의 동작 방법은 이벨류에이션 동작 동안 상기 로직 게이트들 중에서 현재 로직 게이트의 이벨류에이션 노드의 제1로직 레벨을 출력하는 단계, 및 상기 제1로직 레벨을 반전시키고, 반전된 제1로직 레벨을 다음 로직 게이트의 클럭 신호로서 출력하는 단계를 포함한다.
상기 클럭 지연 도미노 로직 회로의 동작 방법은 프리차지 동작 동안 상기 현재 로직 게이트의 프리차지 노드의 제2로직 레벨을 출력하는 단계, 및 상기 제2로직 레벨을 반전시키고, 반전된 제2로직 레벨을 상기 클럭 신호로서 출력하는 단계를 더 포함할 수 있다.
상기 프리차지 노드는 전원 노드 또는 접지 노드일 수 있다.
본 발명의 실시 예에 따른 클럭 지연 도미노 로직 회로는 위상 제어 회로가 클럭 신호를 지연시키는 동안 항상 로직 네트워크의 이벨류이션을 종료할 수 있는 효과가 있다.
또한, 상기 클럭 지연 도미노 로직 회로는 종래의 클럭 지연 도미노 로직 회로보다 적은 개수의 트랜지스터를 사용함으로써 비용을 절감할 수 있는 효과가 있다.
본 발명의 상세한 설명에 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 클럭 지연 도미노 로직 회로의 블록도를 나타낸다.
도 2는 본 발명의 다른 실시 예에 따른 클럭 지연 도미노 로직 회로의 블록도를 나타낸다.
도 3은 본 발명의 또 다른 실시 예에 따른 클럭 지연 도미노 로직 회로의 블록도를 나타낸다.
도 4는 본 발명의 또 다른 실시 예에 따른 클럭 지연 도미노 로직 회로의 블록도를 나타낸다.
도 5는 본 발명의 또 다른 실시 예에 따른 클럭 지연 도미노 로직 회로의 블록도를 나타낸다.
도 6은 본 발명의 또 다른 실시 예에 따른 클럭 지연 도미노 로직 회로의 블록도를 나타낸다.
도 7은 도 3에 도시된 클럭 지연 도미노 로직 회로의 일 실시 예의 회로도를 나타낸다.
도 8은 본 발명의 실시 예에 따른 클럭 지연 도미노 로직 회로를 포함하는 전자 장치의 블록도를 나타낸다.
도 9는 본 발명의 실시 예에 따른 도미노 로직 회로의 동작 방법을 설명하기 위한 플로우 차트(flow-chart)이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 클럭 지연 도미노 로직 회로의 블록도를 나타낸다.
도 1을 참조하면, 클럭 지연 도미노 로직 회로(10A)는 로직 게이트들(또는 로직 스테이지들; 10-1A~10-nA)을 포함한다. 이때, n은 자연수이다.
제1로직 게이트(10-1A)는 제1프리차지 회로(P11), 제1이벨류에이션 회로 (N11), 제1로직 네트워크(11-1), 제1위상 제어 회로(13-1A), 및 제1인버터(14-1)를 포함한다.
제1프리차지 회로(P11)는 제어 단자로 입력되는 제1클럭 신호(CLK1)에 응답하여 전원 노드(또는 프리차지 노드; Vdd)와 제1다이나믹 노드(DN1) 사이의 접속을 제어한다. 예컨대, 제1프리차지 회로(P11)는 제1클럭 신호(CLK1)를 수신하는 제어 단자, 예컨대 게이트(gate)를 포함하는 PMOS 트랜지스터로 구현될 수 있다.
제1이벨류에이션 회로(N11)는 제어 단자로 입력되는 제1클럭 신호(CLK1)에 응답하여 제1이벨류에이션 노드(EN1)와 접지 노드(Vss) 사이의 접속을 제어한다. 예컨대, 제1이벨류에이션 회로(N11)는 제1클럭 신호(CLK1)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 NMOS 트랜지스터로 구현될 수 있다.
실시 예에 따라, 제1이벨류에이션 회로(N11)는 멀티-핑거(multi-finger) 트랜지스터들로 구현될 수 있다.
본 명세서에서는 로직 네트워크와 프리차지 회로 사이의 노드를 "다이나믹 노드"라 하고 로직 네트워크와 이벨류에이션 회로 사이의 노드를 "이벨류에이션 노드"라고 한다.
제1로직 네트워크(11-1)는 제1프리차지 회로(P11)와 제1이벨류에이션 노드 (N11) 사이에 접속되고, 제1입력 신호들(또는 데이터)에 기초하여 제1다이나믹 노드(DN1)의 로직 레벨을 결정할 수 있다.
실시 예에 따라, 제1로직 네트워크(11-1)는 불리언 회로(Boolean circuit)로 구현될 수 있다. 예를 들어, 제1로직 네트워크(11-1)는 AND 게이트, OR 게이트, NAND 게이트, NOR 게이트, 또는 AOI(and-or-inverter)로 구현될 수 있다.
예를 들어, 제1로직 네트워크(11-1)는 각각이 제1입력 신호들 각각에 응답하여 게이팅되는 NMOS 트랜지스터들로 구현될 수 있다.
제1위상 제어 회로(13-1A)는 제1클럭 신호(CLK1)에 응답하여 전원 노드(Vdd)의 로직 레벨 또는 제1이벨류에이션 노드(EN1)의 로직 레벨을 출력할 수 있다.
제1위상 제어 회로(13-1A)는 제1클럭 신호(CLK1)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 PMOS 트랜지스터(P31)로 구현될 수 있다. PMOS 트랜지스터 (P31)는 제1클럭 신호(CLK1)에 응답하여 전원 노드(Vdd)와 제1이벨류에이션 노드 (EN1) 사이의 접속을 제어할 수 있다.
제1인버터(14-1)는 제1위상 제어 회로(13-1A)의 출력 신호, 즉 제1이벨류에이션 노드(EN1)의 로직 레벨을 반전시키고, 반전된 출력 신호를 제2클럭 신호 (CLK2)로서 제2로직 게이트(10-2A)로 출력한다.
제1클럭 신호(CLK1)가 제1레벨, 예컨대 로우 레벨일 때, 제1프리차지 회로 (P11)는 제1클럭 신호(CLK1)에 응답하여 프리차지 전압, 예컨대 전원 전압을 제1다이나믹 노드(DN1)로 공급한다.
이때, 제1위상 제어 회로(13-1A)의 PMOS 트랜지스터(P31)는 제1클럭 신호 (CLK1)에 응답하여 전원 전압을 제1이벨류에이션 노드(EN1)로 공급하고, 이벨류에이션 회로(N11)는 디스에이블된다.
제1인버터(14-1)는 전원 노드(Vdd)의 로직 레벨, 즉 하이 레벨을 반전시키고, 반전된 로직 레벨, 즉 로우 레벨을 제2클럭 신호(CLK2)로서 제2로직 게이트 (10-2A)로 출력한다.
프리차지 동작(precharge phase 또는 precharge operation; PRE) 동안, 제1클럭 신호(CLK1)는 제1레벨을 유지한다.
제1클럭 신호(CLK1)가 제2레벨, 예컨대 하이 레벨일 때, 제1프리차지 회로 (P11)와 제1위상 제어 회로(13-1A)의 PMOS 트랜지스터(P31)는 디스에이블된다.
이때, 제1이벨류에이션 회로(N11)는 제1클럭 신호(CLK1)에 응답하여 인에이블된다. 따라서, 제1이벨류에이션 노드(EN1)의 로직 레벨은 로우 레벨로 된다.
제1이벨류에이션 회로(N11)는 제1클럭 신호(CLK1)에 응답하여 이벨류에이션 패스(evaluation path)를 생성한다. 따라서, 제1로직 네트워크(11-1)는 제1입력 신호들에 기초하여 제1다이나믹 노드(DN1)의 로직 레벨을 결정할 수 있다.
제1인버터(14-1)는 제1이벨류에이션 노드(EN1)의 로직 레벨, 즉 로우 레벨을 반전시키고, 반전된 로직 레벨, 즉 하이 레벨을 제2클럭 신호(CLK2)로서 제2로직 게이트(10-2A)로 출력한다.
이벨류에이션 동작(evaluation phase 또는 evaluation operation; EVA) 동안, 제1클럭 신호(CLK1)는 제2레벨을 유지한다.
본 명세서에서 "프리차지 동작(PRE)"은 로직 게이트가 N-형(type)일 때 클럭 신호의 레벨이 로우 레벨일 때를 의미하고, 로직 게이트가 P-형(type)일 때 클럭 신호의 레벨이 하이 레벨일 때를 의미한다.
또한, 본 명세서에서 "이벨류에이션 동작(EVA)"은 로직 게이트가 N-형일 때 클럭 신호의 레벨이 하이 레벨일 때를 의미하고, 로직 게이트가 P-형일 때 클럭 신호의 레벨이 로우 레벨일 때를 의미한다.
또한, 본 명세서에서 프리차지 노드는 로직 게이트가 N-형일 때는 전원 노드 (Vdd)를 말하고, 로직 게이트가 P-형일 때는 접지 노드(Vss)를 말한다.
여기서, N-형은 로직 네트워크가 NMOS 트랜지스터들로 구현된 경우를 의미할 수 있고, P-형은 로직 네트워크가 PMOS 트랜지스터들로 구현된 경우를 의미할 수 있다.
제2로직 게이트(10-2A)는 제2프리차지 회로(P12), 제2이벨류에이션 회로 (N12), 제2로직 네트워크(11-2), 제2위상 제어 회로(13-2A), 및 제2인버터(14-2)를 포함한다.
제2프리차지 회로(P12)는 제어 단자로 입력되는 제2클럭 신호(CLK2)에 응답하여 전원 노드(Vdd)와 제2다이나믹 노드(DN2) 사이의 접속을 제어한다. 예컨대, 제2프리차지 회로(P12)는 제2클럭 신호(CLK2)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 PMOS 트랜지스터로 구현될 수 있다.
제2이벨류에이션 회로(N12)는 제어 단자로 입력되는 제2클럭 신호(CLK2)에 응답하여 제2이벨류에이션 노드(EN2)와 접지 노드(Vss) 사이의 접속을 제어한다. 예컨대, 제2이벨류에이션 회로(N12)는 제2클럭 신호(CLK2)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 NMOS 트랜지스터로 구현될 수 있다.
실시 예에 따라, 제2벨류에이션 회로(N12)는 멀티-핑거 트랜지스터들로 구현될 수 있다.
제2로직 네트워크(11-2)는 제2프리차지 회로(P12)와 제2이벨류에이션 노드 (N12) 사이에 접속되고, 제2입력 신호들(또는 데이터)에 기초하여 제2다이나믹 노드(DN2)의 로직 레벨을 결정할 수 있다. 상기 제2입력 신호들 중에서 어느 하나는 제1다이나믹 노드(DN1)의 로직 레벨에 대응되는 신호일 수 있다.
실시 예에 따라, 제2로직 네트워크(11-2)는 불리언 회로로 구현될 수 있다. 예를 들어, 제2로직 네트워크(11-2)는 AND 게이트, OR 게이트, NAND 게이트, NOR 게이트, 또는 AOI로 구현될 수 있다.
예를 들어, 제2로직 네트워크(11-2)는 각각이 제2입력 신호들 각각에 응답하여 게이팅되는 NMOS 트랜지스터들로 구현될 수 있다.
제2위상 제어 회로(13-2A)는 제2클럭 신호(CLK2)에 응답하여 전원 노드(Vdd)의 로직 레벨 또는 제2이벨류에이션 노드(EN2)의 로직 레벨을 출력할 수 있다.
예컨대, 제2위상 제어 회로(13-2A)는 제2클럭 신호(CLK2)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 PMOS 트랜지스터(P32)로 구현될 수 있다. PMOS 트랜지스터(P32)는 제2클럭 신호(CLK2)에 응답하여 전원 노드(Vdd)와 제2이벨류에이션 노드(EN2) 사이의 접속을 제어할 수 있다.
제2인버터(14-2)는 제2위상 제어 회로(13-2A)의 출력 신호, 즉 제2이벨류에이션 노드(EN2)의 로직 레벨을 반전시키고, 반전된 출력 신호를 제3클럭 신호 (CLK3)로서 출력한다.
제2클럭 신호(CLK2)가 제1레벨, 예컨대 로우 레벨일 때, 제2프리차지 회로 (P12)는 제2클럭 신호(CLK2)에 응답하여 프리차지 전압, 예컨대 전원 전압을 제2다이나믹 노드(DN2)로 공급한다.
이때, 제2위상 제어 회로(13-2A)의 PMOS 트랜지스터(P32)는 제2클럭 신호 (CLK2)에 응답하여 전원 전압을 제2이벨류에이션 노드(EN2)로 공급하고, 이벨류에이션 회로(N12)는 디스에이블된다.
제2인버터(14-2)는 전원 노드(Vdd)의 로직 레벨, 즉 하이 레벨을 반전시키고, 반전된 로직 레벨, 즉 로우 레벨을 제3클럭 신호(CLK3)로서 출력한다.
제2클럭 신호(CLK2)가 제2레벨, 예컨대 하이 레벨일 때, 제2프리차지 회로 (P12)와 제2위상 제어 회로(13-2A)의 PMOS 트랜지스터(P32)는 디스에이블된다.
이때, 제2이벨류에이션 회로(N12)는 제2클럭 신호(CLK2)에 응답하여 인에이블된다. 따라서, 제2이벨류에이션 노드(EN2)의 로직 레벨은 로우 레벨로 된다.
제2이벨류에이션 회로(N12)는 제2클럭 신호(CLK2)에 응답하여 이벨류에이션 패스를 생성한다. 따라서, 제2로직 네트워크(11-2)는 제2입력 신호들에 기초하여 제2다이나믹 노드(DN2)의 로직 레벨을 결정할 수 있다.
제2인버터(14-2)는 제2이벨류에이션 노드(EN2)의 로직 레벨, 즉 로우 레벨을 반전시키고, 반전된 로직 레벨, 즉 하이 레벨을 제3클럭 신호(CLK3)로서 출력한다.
제n로직 게이트(10-nA)는 제n프리차지 회로(P1n), 제n이벨류에이션 회로 (N1n), 제n로직 네트워크(11-n), 제n위상 제어 회로(13-nA), 및 제n인버터(14-n)를 포함한다.
제n프리차지 회로(P1n)는 제어 단자로 입력되는 제n클럭 신호(CLKn)에 응답하여 전원 노드(Vdd)와 제n다이나믹 노드(DNn) 사이의 접속을 제어한다. 예컨대, 제n프리차지 회로(P1n)는 제n클럭 신호(CLKn)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 PMOS 트랜지스터로 구현될 수 있다.
제n이벨류에이션 회로(N1n)는 제어 단자로 입력되는 제n클럭 신호(CLKn)에 응답하여 제n이벨류에이션 노드(ENn)와 접지 노드(Vss) 사이의 접속을 제어한다. 예컨대, 제n이벨류에이션 회로(N1n)는 제n클럭 신호(CLKn)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 NMOS 트랜지스터로 구현될 수 있다.
실시 예에 따라, 제n벨류에이션 회로(N1n)는 멀티-핑거 트랜지스터들로 구현될 수 있다.
제n로직 네트워크(11-n)는 제n프리차지 회로(P1n)와 제n이벨류에이션 노드 (N1n) 사이에 접속되고, 제n입력 신호들(또는 데이터)에 기초하여 제n다이나믹 노드(DNn)의 로직 레벨을 결정할 수 있다. 상기 제n입력 신호들 중에서 어느 하나는 제(n-1)다이나믹 노드의 로직 레벨에 대응되는 신호일 수 있다.
실시 예에 따라, 제n로직 네트워크(11-n)는 불리언 회로로 구현될 수 있다. 예를 들어, 제n로직 네트워크(11-n)는 AND 게이트, OR 게이트, NAND 게이트, NOR 게이트, 또는 AOI로 구현될 수 있다.
예를 들어, 제n로직 네트워크(11-n)는 각각이 제2입력 신호들 각각에 응답하여 게이팅되는 NMOS 트랜지스터들로 구현될 수 있다.
제n위상 제어 회로(13-nA)는 제n클럭 신호(CLKn)에 응답하여 전원 노드(Vdd)의 로직 레벨 또는 제n이벨류에이션 노드(ENn)의 로직 레벨을 출력할 수 있다. 예컨대, 제n위상 제어 회로(13-nA)는 제n클럭 신호(CLKn)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 PMOS 트랜지스터(P3n)로 구현될 수 있다. PMOS 트랜지스터 (P3n)는 제n클럭 신호(CLKn)에 응답하여 전원 노드(Vdd)와 제n이벨류에이션 노드(ENn) 사이의 접속을 제어할 수 있다.
제n인버터(14-n)는 제n위상 제어 회로(13-nA)의 출력 신호, 즉 제n이벨류에이션 노드(ENn)의 로직 레벨을 반전시키고, 반전된 출력 신호를 출력할 수 있다.
제n클럭 신호(CLKn)가 제1레벨, 예컨대 로우 레벨일 때, 제n프리차지 회로(P1n)는 제n클럭 신호(CLKn)에 응답하여 프리차지 전압, 예컨대 전원 전압을 제n다이나믹 노드(DNn)로 공급한다.
이때, 제n위상 제어 회로(13-nA)의 PMOS 트랜지스터(P3n)는 제n클럭 신호(CLKn)에 응답하여 전원 전압을 제n이벨류에이션 노드(ENn)로 공급하고, 이벨류에이션 회로(N1n)는 디스에이블된다.
제n인버터(14-n)는 전원 노드(vdd)의 로직 레벨, 즉 하이 레벨을 반전시키고, 반전된 로직 레벨, 즉 로우 레벨을 출력한다.
제n클럭 신호(CLKn)가 제2레벨, 예컨대 하이 레벨일 때, 제n프리차지 회로(P1n)와 제n위상 제어 회로(13-nA)의 PMOS 트랜지스터(P3n)는 디스에이블된다.
이때, 제n이벨류에이션 회로(N1n)는 제n클럭 신호(CLKn)에 응답하여 인에이블된다. 따라서, 제n이벨류에이션 노드(ENn)의 로직 레벨은 로우 레벨로 된다.
제n이벨류에이션 회로(N1n)는 제n클럭 신호(CLKn)에 응답하여 이벨류에이션 패스를 생성한다. 따라서, 제n로직 네트워크(11-n)는 제n입력 신호들에 기초하여 제n다이나믹 노드(DNn)의 로직 레벨을 결정할 수 있다.
제n인버터(14-n)는 제n이벨류에이션 노드(ENn)의 로직 레벨, 즉 로우 레벨을 반전시키고, 반전된 로직 레벨, 즉 하이 레벨을 출력한다.
클럭 지연 도미노 로직 회로(10A)는 현재 로직 스테이지, 예컨대, 제1로직 스테이지(10-1A)에서 제1로직 네트워크(11-1)의 이벨류에이션이 종료, 즉 제1다이나믹 노드(DN1)의 로직 레벨을 결정되는 동안 다음 로직 스테이지로 출력되는 클럭 신호, 예컨대, 제2클럭 신호(CLK2)를 지연시키므로 OCV(on-chip variation)의 영향을 감소시킬 수 있다.
도 2는 본 발명의 다른 실시 예에 따른 클럭 지연 도미노 로직 회로의 블록도를 나타낸다.
도 2를 참조하면, 클럭 지연 도미노 로직 회로(10B)는 로직 게이트들(또는 로직 스테이지들; 10-1B~10-nB)을 포함한다. 이때, n은 자연수이다.
제1로직 게이트(10-1B)는 제1프리차지 회로(P11), 제1로직 네트워크(11-1), 제1이벨류에이션 회로(N11), 제1위상 제어 회로(13-1B), 및 제1인버터(14-1)를 포함한다.
각 위상 제어 회로(13-1B~13-nB)를 제외하면, 도 1의 클럭 지연 도미노 로직 회로(10A)의 구조 및 동작과 도 2의 클럭 지연 도미노 로직 회로(10B)의 구조 및 동작은 실질적으로 동일하다.
제1위상 제어 회로(13-1B)는 제1클럭 신호(CLK1)에 응답하여 전원 노드(Vdd)의 로직 레벨 또는 제1이벨류에이션 노드(EN1)의 로직 레벨을 출력할 수 있다. 제1위상 제어 회로(13-1B)는 전원 노드(Vdd)와 제1이벨류이에이션 노드(EN1) 사이에 직렬로 접속된 PMOS 트랜지스터(P41)와 NMOS 트랜지스터(N21)를 포함할 수 있다.
PMOS 트랜지스터(P41)는 자신의 게이트로 입력되는 제1클럭 신호(CLK1)에 응답하여 전원 노드(Vdd)와 제1노드(ND1) 사이의 접속을 제어할 수 있다. NMOS 트랜지스터(N21)는 자신의 게이트로 입력되는 제1클럭 신호(CLK1)에 응답하여 이벨류에이션 노드(EN1)와 제1노드(ND1) 사이의 접속을 제어할 수 있다.
제1클럭 신호(CLK1)가 제1레벨, 예컨대 로우 레벨일 때, PMOS 트랜지스터 (P41)는 제1클럭 신호(CLK1)에 응답하여 전원 전압을 제1노드(ND1)로 공급한다. 이때, NMOS 트랜지스터(N21)는 디스에이블된다. 따라서, 제1노드(ND1)의 로직 레벨은 전원 노드(Vdd)의 로직 레벨, 즉, 하이 레벨로 된다.
제1클럭 신호(CLK1)가 제2레벨, 예컨대 하이 레벨일 때, PMOS 트랜지스터 (P41)는 디스에이블되고, NMOS 트랜지스터(N21)는 인에이블된다. 따라서, 제1노드 (ND1)의 로직 레벨은 이벨류에이션 노드(EN1)의 로직 레벨로 된다. 제1이벨류에이션 회로(N11)가 인에이블되므로, 제1노드(ND1)의 로직 레벨은 로우 레벨로 된다.
즉, PMOS 트랜지스터(P41)와 NMOS 트랜지스터(N21)는 제1클럭 신호(CLK1)를 반전시키고, 반전된 제1클럭 신호를 출력하는 인버터의 기능을 수행할 수 있다.
위상 제어 회로(13-1B)의 구조 및 동작과, 각 위상 제어 회로(13-2B~13-nB)의 구조 및 동작은 실질적으로 동일하다.
클럭 지연 도미노 로직 회로(10B)는 현재 로직 스테이지, 예컨대, 제1로직 스테이지(10-1B)에서 제1로직 네트워크(11-1)의 이벨류에이션이 종료, 즉 제1다이나믹 노드(DN1)의 로직 레벨을 결정되는 동안 다음 로직 스테이지로 출력되는 클럭 신호, 예컨대, 제2클럭 신호(CLK2)를 지연하므로 OCV의 영향을 감소시킬 수 있다.
또한, 클럭 지연 도미노 로직 회로(10B)는 NMOS 트랜지스터(N21~N2n)에 의해 노드(ND1~NDn)와 이벨류에이션 노드(EN1~ENn)의 직접적인 접속을 차단하므로, 안정적으로 동작할 수 있다.
도 3은 본 발명의 또 다른 실시 예에 따른 클럭 지연 도미노 로직 회로의 블록도를 나타낸다.
도 3을 참조하면, 클럭 지연 도미노 로직 회로(10C)는 로직 게이트들(또는 로직 스테이지들; 10-1C~10-nC)을 포함한다. 이때, n은 자연수이다.
로직 게이트들(10-1C~10-nC) 각각이 복수의 프리차지 회로들과 복수의 로직 네트워크들을 포함하는 것을 제외하면, 도 1의 클럭 지연 도미노 로직 회로(10A)의 구조 및 동작과 도 3의 클럭 지연 도미노 로직 회로(10C)의 구조 및 동작은 실질적으로 동일하다.
제1로직 게이트(10-1C)는 복수의 제1프리차지 회로들(P11 및 P21), 복수의 제1로직 네트워크들(11-1 및 11-2), 제1이벨류에이션 회로(N11), 제1위상 제어 회로(13-1B), 및 제1인버터(14-1)를 포함한다.
도 3에서는 설명의 편의를 위하여 2개의 제1프리차지 회로들(P11 및 P21)과 2개의 제1로직 네트워크들(11-1 및 11-2)을 도시하였으나, 실시 예에 따라 복수의 제1프리차지 회로들과 복수의 제1로직 네트워크들 각각의 개수는 3개 이상일 수도 있다.
프리차지 회로(P11)는 제어 단자로 입력되는 제1클럭 신호(CLK1)에 응답하여 전원 노드(Vdd)와 제1다이나믹 노드(DN11) 사이의 접속을 제어하고, 프리차지 회로 (P21)는 제어 단자로 입력되는 제1클럭 신호(CLK1)에 응답하여 전원 노드(Vdd)와 제1다이나믹 노드(DN21) 사이의 접속을 제어한다.
예컨대, 복수의 제1프리차지 회로들(P11 및 P21) 각각은 제1클럭 신호(CLK1)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 PMOS 트랜지스터로 구현될 수 있다.
로직 네트워크(11-1)는 제1입력 신호들 중의 일부에 기초하여 다이나믹 노드 (DN11)의 로직 레벨을 결정할 수 있고, 로직 네트워크(12-1)는 상기 제1입력 신호들 중의 나머지에 기초하여 다이나믹 노드(DN21)의 로직 레벨을 결정할 수 있다.
실시 예에 따라, 복수의 제1로직 네트워크들(11-1 및 12-1) 각각은 불리언 회로로 구현될 수 있다. 예를 들어, 복수의 제1로직 네트워크들(11-1 및 12-1) 각각은 AND 게이트, OR 게이트, NAND 게이트, NOR 게이트, 또는 AOI로 구현될 수 있다.
예를 들어, 복수의 제1로직 네트워크들(11-1 및 12-1) 각각은 각각이 제1입력 신호들 각각에 응답하여 게이팅되는 NMOS 트랜지스터들로 구현될 수 있다.
제1클럭 신호(CLK1)가 제1레벨, 예컨대 로우 레벨일 때, 프리차지 회로 (P11)는 제1클럭 신호(CLK1)에 응답하여 프리차지 전압, 예컨대 전원 전압을 다이나믹 노드(DN11)로 공급하고, 프리차지 회로(P21)는 제1클럭 신호(CLK1)에 응답하여 프리차지 전압, 예컨대 전원 전압을 다이나믹 노드(DN21)로 공급한다.
제1클럭 신호(CLK1)가 제2레벨, 예컨대 하이 레벨일 때, 복수의 제1프리차지 회로들(P11 및 P21)과 제1위상 제어 회로(13-1C)는 디스에이블되고, 제1이벨류에이션 회로(N11)는 제1클럭 신호(CLK1)에 응답하여 인에이블된다. 즉, 제1이벨류에이션 회로(N11)는 제1클럭 신호(CLK1)에 응답하여 이벨류에이션 패스를 생성한다.
따라서, 제1로직 네트워크(11-1)는 제1입력 신호들 중의 일부에 기초하여 다이나믹 노드(DN11)의 로직 레벨을 결정할 수 있고, 로직 네트워크(12-1)는 상기 제1입력 신호들 중의 나머지 일부에 기초하여 다이나믹 노드(DN21)의 로직 레벨을 결정할 수 있다.
로직 게이트들(10-1B~10-nB)의 구조 및 동작은 실질적으로 서로 동일하다.
클럭 지연 도미노 로직 회로(10C)는 현재 로직 스테이지, 예컨대, 제1로직 스테이지(10-1C)에서 복수의 제1로직 네트워크들(11-1 및 12-1) 각각의 이벨류에이션이 종료, 즉 복수의 제1다이나믹 노드들(DN11 및 DN21) 각각의 로직 레벨을 결정되는 동안, 다음 로직 스테이지로 출력되는 클럭 신호, 예컨대, 제2클럭 신호 (CLK2)를 지연하므로 OCV의 영향을 감소시킬 수 있다.
도 4는 본 발명의 또 다른 실시 예에 따른 클럭 지연 도미노 로직 회로의 블록도를 나타낸다.
도 4를 참조하면, 클럭 지연 도미노 로직 회로(10D)는 로직 게이트들(또는 로직 스테이지들; 10-1D~10-nD)을 포함한다. 이때, n은 자연수이다.
로직 게이트들(10-1D~10-nD) 각각이 복수의 프리차지 회로들과 복수의 로직 네트워크들을 포함하는 것을 제외하면, 도 2의 클럭 지연 도미노 로직 회로(10B)의 구조 및 동작과 도 4의 클럭 지연 도미노 로직 회로(10D)의 구조 및 동작은 실질적으로 동일하다.
또한, 각 위상 제어 회로(13-1D~13-nD)를 제외하면, 도 3의 클럭 지연 도미노 로직 회로(10C)의 구조 및 동작과 도 2의 클럭 지연 도미노 로직 회로(10D)의 구조 및 동작은 실질적으로 동일하다.
클럭 지연 도미노 로직 회로(10D)는 현재 로직 스테이지, 예컨대, 제1로직 스테이지(10-1D)에서 복수의 제1로직 네트워크들(11-1 및 12-1) 각각의 이벨류에이션이 종료, 즉 복수의 제1다이나믹 노드들(DN11 및 DN21) 각각의 로직 레벨을 결정되는 동안 다음 로직 스테이지로 출력되는 클럭 신호, 예컨대, 제2클럭 신호(CLK2)를 지연하므로 OCV의 영향을 감소시킬 수 있다.
또한, 클럭 지연 도미노 로직 회로(10D)는 NMOS 트랜지스터(N21~N2n)에 의해 노드(ND1~NDn)와 이벨류에이션 노드(EN1~ENn)의 직접적인 접속을 차단하므로, 안정적으로 동작할 수 있다.
도 5는 본 발명의 또 다른 실시 예에 따른 클럭 지연 도미노 로직 회로의 블록도를 나타낸다.
도 5를 참조하면, 클럭 지연 도미노 로직 회로(20A)는 로직 게이트들(20-1A~20-nA)을 포함한다.
제1로직 게이트(20-1A)는 제1프리차지 회로(N11'), 제1이벨류에이션 회로 (P11'), 제1로직 네트워크(21-1), 제1위상 제어 회로(23-1A), 및 인버터(24-1)를 포함한다.
제1프리차지 회로(N11')는 제어 단자로 입력되는 제1클럭 신호(CLK1)에 응답하여 접지 노드(또는 프리차지 노드; Vss)와 제1다이나믹 노드(DN1') 사이의 접속을 제어한다. 예컨대, 제1프리차지 회로(N11')는 제1클럭 신호(CLK1)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 NMOS 트랜지스터로 구현될 수 있다.
제1이벨류에이션 회로(P11')는 제어 단자로 입력되는 제1클럭 신호(CLK1)에 응답하여 제1이벨류에이션 노드(EN1')와 전원 노드(Vdd) 사이의 접속을 제어한다. 예컨대, 제1이벨류에이션 회로(P11')는 제1클럭 신호(CLK1)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 PMOS 트랜지스터로 구현될 수 있다.
실시 예에 따라, 제1이벨류에이션 회로(P11')는 멀티-핑거 트랜지스터들로 구현될 수 있다.
제1로직 네트워크(21-1)는 제1프리차지 회로(N11')와 제1이벨류에이션 회로 (P11') 사이에 접속되고, 제1입력 신호들에 기초하여 제1다이나믹 노드(DN1')의 로직 레벨을 결정할 수 있다.
실시 예에 따라, 제1로직 네트워크(21-1)는 불리언 회로로 구현될 수 있다. 예를 들어, 제1로직 네트워크(21-1)는 AND 게이트, OR 게이트, NAND 게이트, NOR 게이트, 또는 AOI로 구현될 수 있다.
예를 들어, 제1로직 네트워크(21-1)는 각각이 제1입력 신호들 각각에 응답하여 게이팅되는 PMOS 트랜지스터들로 구현될 수 있다.
제1위상 제어 회로(23-1A)는 제1클럭 신호(CLK1)에 응답하여 접지 노드(Vss)의 로직 레벨 또는 제1이벨류에이션 노드(EN1')의 로직 레벨을 출력할 수 있다.
제1위상 제어 회로(23-1A)는 제1클럭 신호(CLK1)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 NMOS 트랜지스터(N21')로 구현될 수 있다. NMOS 트랜지스터(N21')는 제1클럭 신호(CLK1)에 응답하여 접지 노드(Vss)와 제1이벨류에이션 노드(EN1') 사이의 접속을 제어할 수 있다.
제1인버터(24-1)는 제1위상 제어 회로(23-1A)의 출력 신호, 즉 제1이벨류에이션 노드(EN1')의 로직 레벨을 반전시키고, 반전된 출력 신호를 제2클럭 신호 (CLK2)로서 출력한다.
제1클럭 신호(CLK1)가 제2레벨, 예컨대 하이 레벨일 때, 제1프리차지 회로 (N11')는 제1클럭 신호(CLK1)에 응답하여 프리차지 전압, 예컨대 접지 전압을 제1다이나믹 노드(DN1')로 공급한다. 즉, 제1프리차지 회로(N11')는 제1클럭 신호 (CLK1)에 응답하여 제1다이나믹 노드(DN1')를 디스차지(discharge)한다.
이때, 제1위상 제어 회로(23-1A)의 NMOS 트랜지스터(N21')는 제1클럭 신호 (CLK1)에 응답하여 접지 전압을 제1이벨류에이션 노드(EN1')로 공급하고, 이벨류에이션 회로(P11')는 디스에이블된다.
제1인버터(24-1)는 접지 노드(Vss)의 로직 레벨, 즉 로우 레벨을 반전시키고, 반전된 로직 레벨, 즉 하이 레벨을 제2클럭 신호(CLK2)로서 제2로직 게이트 (20-2A)로 출력한다.
프리차지 동작 동안, 제1클럭 신호(CLK1)는 제2레벨을 유지한다.
제1클럭 신호(CLK1)가 제1레벨, 예컨대 로우 레벨일 때, 제1프리차지 회로 (N11')와 제1위상 제어 회로(23-1A)의 NMOS 트랜지스터(N21')는 디스에이블된다.
이때, 제1이벨류에이션 회로(P11')는 제1클럭 신호(CLK1)에 응답하여 인에이블된다. 따라서, 제1이벨류에이션 노드(EN1')의 로직 레벨은 하이 레벨로 된다.
제1이벨류에이션 회로(P11')는 제1클럭 신호(CLK1)에 응답하여 이벨류에이션 패스를 생성한다. 따라서, 제1로직 네트워크(21-1)는 제1입력 신호들에 기초하여 제1다이나믹 노드(DN1')의 로직 레벨을 결정할 수 있다.
제1인버터(24-1)는 제1이벨류에이션 노드(EN1')의 로직 레벨, 즉 하이 레벨을 반전시키고, 반전된 로직 레벨, 즉 로우 레벨을 제2클럭 신호(CLK2)로서 제2로직 게이트(10-2)로 출력한다.
이벨류에이션 동작 동안, 제1클럭 신호(CLK1)는 제1레벨을 유지한다.
제2로직 게이트(20-2A)는 제2프리차지 회로(N12'), 제1이벨류에이션 회로 (P12'), 제2로직 네트워크(21-2), 제2위상 제어 회로(23-2A), 및 인버터(24-2)를 포함한다.
제2프리차지 회로(N12')는 제어 단자로 입력되는 제2클럭 신호(CLK2)에 응답하여 접지 노드(Vss)와 제2다이나믹 노드(DN2') 사이의 접속을 제어한다. 예컨대, 제2프리차지 회로(N12')는 제2클럭 신호(CLK2)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 NMOS 트랜지스터로 구현될 수 있다.
제2이벨류에이션 회로(P12')는 제어 단자로 입력되는 제2클럭 신호(CLK2)에 응답하여 제2이벨류에이션 노드(EN2')와 전원 노드(Vdd) 사이의 접속을 제어한다. 예컨대, 제2이벨류에이션 회로(P12')는 제2클럭 신호(CLK2)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 PMOS 트랜지스터로 구현될 수 있다.
제2로직 네트워크(21-2)는 제2프리차지 회로(N12')와 제2이벨류에이션 회로 (P12') 사이에 접속되고, 제2입력 신호들에 기초하여 제2다이나믹 노드(DN2')의 로직 레벨을 결정할 수 있다. 상기 제2입력 신호들 중에서 어느 하나는 제1다이나믹 노드(DN1')의 로직 레벨에 대응되는 신호일 수 있다.
실시 예에 따라, 제2로직 네트워크(21-2)는 불리언 회로로 구현될 수 있다. 예를 들어, 제2로직 네트워크(21-2)는 AND 게이트, OR 게이트, NAND 게이트, NOR 게이트, 또는 AOI로 구현될 수 있다.
예를 들어, 제2로직 네트워크(21-2)는 각각이 제2입력 신호들 각각에 응답하여 게이팅되는 PMOS 트랜지스터들로 구현될 수 있다.
제2위상 제어 회로(23-2A)는 제2클럭 신호(CLK2)에 응답하여 접지 노드(Vss)의 로직 레벨 또는 제2이벨류에이션 노드(EN2')의 로직 레벨을 출력할 수 있다.
제2위상 제어 회로(23-2A)는 제2클럭 신호(CLK2)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 NMOS 트랜지스터(N22')로 구현될 수 있다. NMOS 트랜지스터(N22')는 제2클럭 신호(CLK2)에 응답하여 접지 노드(Vss)와 제2이벨류에이션 노드(EN2') 사이의 접속을 제어할 수 있다.
제2인버터(24-2)는 제2위상 제어 회로(23-2A)의 출력 신호, 즉 제2이벨류에이션 노드(EN2')의 로직 레벨을 반전시키고, 반전된 출력 신호를 제3클럭 신호 (CLK3)로서 출력한다.
제2클럭 신호(CLK2)가 제2레벨, 예컨대 하이 레벨일 때, 제2프리차지 회로 (N12')는 제2클럭 신호(CLK2)에 응답하여 프리차지 전압, 예컨대 접지 전압을 제2다이나믹 노드(DN2')로 공급한다. 즉, 제2프리차지 회로(N12')는 제1클럭 신호 (CLK2)에 응답하여 제2다이나믹 노드(DN2')를 디스차지(discharge)한다.
이때, 제2위상 제어 회로(23-2A)의 NMOS 트랜지스터(N22')는 제2클럭 신호 (CLK2)에 응답하여 접지 전압을 제2이벨류에이션 노드(EN2')로 공급하고, 이벨류에이션 회로(P12')는 디스에이블된다.
제2인버터(24-2)는 접지 노드(Vss)의 로직 레벨, 즉 로우 레벨을 반전시키고, 반전된 로직 레벨, 즉 하이 레벨을 제3클럭 신호(CLK3)로서 출력한다.
제2클럭 신호(CLK2)가 제1레벨, 예컨대 로우 레벨일 때, 제2프리차지 회로 (N12')와 제2위상 제어 회로(23-2A)의 NMOS 트랜지스터(N22')는 디스에이블된다.
이때, 제2이벨류에이션 회로(P12')는 제2클럭 신호(CLK2)에 응답하여 인에이블된다. 따라서, 제2이벨류에이션 노드(EN2')의 로직 레벨은 하이 레벨로 된다.
제2이벨류에이션 회로(P12')는 제2클럭 신호(CLK2)에 응답하여 이벨류에이션 패스를 생성한다. 따라서, 제2로직 네트워크(21-2)는 제2입력 신호들에 기초하여 제2다이나믹 노드(DN2')의 로직 레벨을 결정할 수 있다.
제2인버터(24-2)는 제2이벨류에이션 노드(EN2')의 로직 레벨, 즉 하이 레벨을 반전시키고, 반전된 로직 레벨, 즉 로우 레벨을 제3클럭 신호(CLK3)로서 출력한다.
제n로직 게이트(20-nA)는 제n프리차지 회로(N1n'), 제n이벨류에이션 회로 (P1n'), 제n로직 네트워크(21-n), 제n위상 제어 회로(23-nA), 및 인버터(24-n)를 포함한다.
제n프리차지 회로(N1n')는 제어 단자로 입력되는 제n클럭 신호(CLKn)에 응답하여 접지 노드(Vss)와 제n다이나믹 노드(DNn') 사이의 접속을 제어한다. 예컨대, 제n프리차지 회로(N1n')는 제n클럭 신호(CLKn)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 NMOS 트랜지스터로 구현될 수 있다.
제n이벨류에이션 회로(P1n')는 제어 단자로 입력되는 제n클럭 신호(CLKn)에 응답하여 제n이벨류에이션 노드(ENn')와 전원 노드(Vdd) 사이의 접속을 제어한다. 예컨대, 제n이벨류에이션 회로(P1n')는 제n클럭 신호(CLKn)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 PMOS 트랜지스터로 구현될 수 있다.
제n로직 네트워크(21-n)는 제n프리차지 회로(N1n')와 제n이벨류에이션 회로 (P1n') 사이에 접속되고, 제n입력 신호들에 기초하여 제n다이나믹 노드(DNn')의 로직 레벨을 결정할 수 있다. 상기 제n입력 신호들 중에서 어느 하나는 제(n-1)다이나믹 노드의 로직 레벨에 대응되는 신호일 수 있다.
실시 예에 따라, 제n로직 네트워크(21-n)는 불리언 회로로 구현될 수 있다. 예를 들어, 제n로직 네트워크(21-n)는 AND 게이트, OR 게이트, NAND 게이트, NOR 게이트, 또는 AOI로 구현될 수 있다.
예를 들어, 제n로직 네트워크(21-n)는 각각이 제2입력 신호들 각각에 응답하여 게이팅되는 PMOS 트랜지스터들로 구현될 수 있다.
제n위상 제어 회로(23-nA)는 제n클럭 신호(CLKn)에 응답하여 접지 노드(Vss)의 로직 레벨 또는 제n이벨류에이션 노드(ENn')의 로직 레벨을 출력할 수 있다.
제n위상 제어 회로(23-nA)는 제n클럭 신호(CLKn)를 수신하는 제어 단자, 예컨대 게이트를 포함하는 NMOS 트랜지스터(N2n')로 구현될 수 있다. NMOS 트랜지스터(N2n')는 제n클럭 신호(CLKn)에 응답하여 접지 노드(Vss)와 제n이벨류에이션 노드(ENn') 사이의 접속을 제어할 수 있다.
제n인버터(24-n)는 제n위상 제어 회로(23-nA)의 출력 신호, 즉 제n이벨류에이션 노드(ENn')의 로직 레벨을 반전시키고, 반전된 출력 신호를 출력한다.
제n클럭 신호(CLKn)가 제2레벨, 예컨대 하이 레벨일 때, 제n프리차지 회로 (N1n')는 제n클럭 신호(CLKn)에 응답하여 프리차지 전압, 예컨대 접지 전압을 제n다이나믹 노드(DNn')로 공급한다. 즉, 제n프리차지 회로(N1n')는 제n클럭 신호 (CLKn)에 응답하여 제n다이나믹 노드(DNn')를 디스차지한다.
이때, 제n위상 제어 회로(23-nA)의 NMOS 트랜지스터(N2n')는 제n클럭 신호(CLKn)에 응답하여 접지 전압을 제n이벨류에이션 노드(ENn')로 공급하고, 이벨류에이션 회로(P1n')는 디스에이블된다.
제n인버터(24-n)는 접지 노드(Vss)의 로직 레벨, 즉 로우 레벨을 반전시키고, 반전된 로직 레벨, 즉 하이 레벨을 출력한다.
제n클럭 신호(CLKn)가 제1레벨, 예컨대 로우 레벨일 때, 제n프리차지 회로 (N1n')와 제n위상 제어 회로(23-nA)의 NMOS 트랜지스터(N2n')는 디스에이블된다.
이때, 제n이벨류에이션 회로(P12')는 제n클럭 신호(CLKn)에 응답하여 인에이블된다. 따라서, 제n이벨류에이션 노드(ENn')의 로직 레벨은 하이 레벨로 된다.
제n이벨류에이션 회로(P1n')는 제n클럭 신호(CLKn)에 응답하여 이벨류에이션 패스를 생성한다. 따라서, 제n로직 네트워크(21-n)는 제n입력 신호들에 기초하여 제n다이나믹 노드(DNn')의 로직 레벨을 결정할 수 있다.
제n인버터(24-n)는 제n이벨류에이션 노드(ENn')의 로직 레벨, 즉 하이 레벨을 반전시키고, 반전된 로직 레벨, 즉 로우 레벨을 출력한다.
클럭 지연 도미노 로직 회로(20A)는 현재 로직 스테이지, 예컨대, 제1로직 스테이지(20-1A)에서 제1로직 네트워크(21-1)의 이벨류에이션이 종료, 즉 제1다이나믹 노드(DN1')의 로직 레벨을 결정되는 동안 다음 로직 스테이지로 출력되는 클럭 신호, 예컨대, 제2클럭 신호(CLK2)를 지연하므로 OCV의 영향을 감소시킬 수 있다.
도 6은 본 발명의 또 다른 실시 예에 따른 클럭 지연 도미노 로직 회로의 블록도를 나타낸다.
도 6을 참조하면, 클럭 지연 도미노 로직 회로(20B)는 로직 게이트들(또는 로직 스테이지들; 20-1B~20-nB)을 포함한다.
제1로직 게이트(20-1B)는 제1프리차지 회로(N11'), 제1이벨류에이션 회로 (P11'), 제1로직 네트워크(21-1), 제1위상 제어 회로(23-1B), 및 제1인버터(24-1)를 포함한다.
각 위상 제어 회로(23-1B~23-nB)를 제외하면, 도 5의 클럭 지연 도미노 로직 회로(20A)의 구조 및 동작과 도 6의 클럭 지연 도미노 로직 회로(20B)의 구조 및 동작은 실질적으로 동일하다.
제1위상 제어 회로(23-1B)는 제1클럭 신호(CLK1)에 응답하여 접지 노드(Vss)의 로직 레벨 또는 제1이벨류에이션 노드(EN1')의 로직 레벨을 출력할 수 있다. 제1위상 제어 회로(23-1B)는 접지 노드(Vss)와 제1이벨류이에이션 노드(EN1) 사이에 직렬로 접속된 NMOS 트랜지스터(N31')와 PMOS 트랜지스터(P21')를 포함할 수 있다.
NMOS 트랜지스터(N31')는 게이트로 입력되는 제1클럭 신호(CLK1)에 응답하여 접지 노드(Vss)와 제1노드(ND1') 사이의 접속을 제어할 수 있고, PMOS 트랜지스터 (P21')는 게이트로 입력되는 제1클럭 신호(CLK1)에 응답하여 이벨류에이션 노드 (EN1')와 제1노드(ND1') 사이의 접속을 제어할 수 있다.
제1클럭 신호(CLK1)가 제1레벨, 예컨대 하이 레벨일 때, NMOS 트랜지스터 (N31')는 제1클럭 신호(CLK1)에 응답하여 접지 전압을 제1노드(ND1')로 공급하고, PMOS 트랜지스터(P21')는 디스에이블된다. 따라서, 제1노드(ND1')의 로직 레벨은 접지 노드(Vss)의 로직 레벨, 즉, 로우 레벨이 된다.
제1클럭 신호(CLK1)가 제1레벨, 예컨대 로우 레벨일 때, NMOS 트랜지스터 (N31')는 디스에이블되고, PMOS 트랜지스터(P21')는 인에이블된다. 따라서, 제1노드(ND1')의 로직 레벨은 이벨류에이션 노드(EN1')의 로직 레벨이 된다. 제1이벨류에이션 회로(P11')가 인에이블되므로, 제1노드(ND1')의 로직 레벨은 하이 레벨이 된다.
즉, NMOS 트랜지스터(N31')와 PMOS 트랜지스터(P21')는 제1클럭 신호(CLK1)를 반전시키고, 반전된 제1클럭 신호를 출력하는 인버터의 기능을 수행할 수 있다.
위상 제어 회로(23-1B)의 구조 및 동작과 위상 제어 회로(23-2B~23-nB) 각각의 구조 및 동작은 실질적으로 동일하다.
클럭 지연 도미노 로직 회로(20B)는 현재 로직 스테이지, 예컨대, 제1로직 스테이지(20-1B)에서 제1로직 네트워크(21-1)의 이벨류에이션이 종료, 즉 제1다이나믹 노드(DN1')의 로직 레벨을 결정되는 동안 다음 로직 스테이지로 출력되는 클럭 신호, 예컨대, 제2클럭 신호(CLK2)를 지연하므로 OCV의 영향을 감소시킬 수 있다.
또한, 클럭 지연 도미노 로직 회로(20B)에서 PMOS 트랜지스터(P21'~P2n')에 의해 노드(ND1'~NDn')와 이벨류에이션 노드(EN1'~ENn')의 직접적인 접속이 차단되므로, 안정적으로 동작할 수 있다.
도 7은 도 3에 도시된 클럭 지연 도미노 로직 회로의 일 실시 예의 회로도를 나타낸다.
도 7을 참조하면, 클럭 지연 도미노 로직 회로(10C')는 제1로직 게이트(10-1C')와 제2로직 게이트(10-2C')를 포함한다.
제1로직 게이트(10-1C')는 복수의 제1프리차지 회로들(P11 및 P21)와 복수의 제1이벨류에이션 회로들(N11-1~N11-3), 복수의 제1로직 네트워크들(11-1 및 12-1), 제1위상 제어 회로(13-1), 및 제1인버터(14-1)를 포함한다.
도 7에서 복수의 제1이벨류에이션 회로들(N11-1~N11-3)은 도 3에 도시된 NMOS 트랜지스터(N11)의 멀티-핑거(multi-finger) 트랜지스터들이다. 즉, 도 7에서는 복수의 제1이벨류에이션 회로들(N11-1~N11-3)이 도시되어 있으나, 복수의 제1이벨류에이션 회로들(N11-1~N11-3)은 하나의 NMOS 트랜지스터로 구현될 수 있다.
제1클럭 신호(CLK1)가 로우 레벨일 때, 프리차지 회로(P11)는 제1클럭 신호 (CLK1)에 응답하여 다이나믹 노드(DN11)로 전원 전압을 공급하고, 프리차지 회로 (P21)는 제1클럭 신호(CLK1)에 응답하여 다이나믹 노드(DN21)로 전원 전압을 공급한다.
이때, 복수의 제1이벨류에이션 회로들(N11-1~N11-3) 각각은 디스에이블되므로, 이벨류에이션 패스는 생성되지 않는다.
제1위상 제어 회로(13-1)의 PMOS 트랜지스터(P31)는 제1클럭 신호(CLK1)에 응답하여 제1이벨류에이션 노드(EN1)로 전원 전압을 공급한다. 즉, 제1위상 제어 회로(13-1)는 제1인버터(14-1)로 전원 노드(Vdd)의 로직 레벨, 즉 하이 레벨을 출력한다.
제1인버터(14-1)는 제1위상 제어 회로(13-1)의 출력 신호, 즉 하이 레벨을 반전시키고, 반전된 신호, 즉, 로우 레벨을 제2클럭 신호(CLK2)로서 제2로직 게이트(10-2C')로 출력한다.
제1클럭 신호(CLK1)가 하이 레벨일 때, 복수의 제1프리차지 회로(P11 및 P21)는 디스에이블되고, 복수의 제1이벨류에이션 회로들(N11-1~N11-3) 각각은 제1클럭 신호(CLK1)에 응답하여 이벨류에이션 패스를 생성한다.
이때, 로직 네트워크(11-1)는 제1입력 신호들(A0~A6) 중의 일부(A0, A1, 및 A2)에 기초하여 다이나믹 노드(DN11)의 로직 레벨을 결정하고, 로직 네트워크(12-1)는 제1입력 신호들(A0~A6) 중의 나머지 일부(A3, A4, A5, 및 A6)에 기초하여 제2다이나믹 노드(DN21)의 로직 레벨을 결정한다.
예를 들어, 복수의 제1로직 네트워크들(11-1 및 12-1)이 도 7에 도시된 것과 같이 구현될 때, 로직 네트워크(11-1)는 (A0∩A1)∪A2의 결과에 따라 다이나믹 노드(DN11)의 로직 레벨을 결정할 수 있고, 로직 네트워크(12-1)는 (A3∩A4)∪(A5∩A6)의 결과에 따라 제1다이나믹 노드(DN21)의 로직 레벨을 결정할 수 있다.
제1위상 제어 회로(13-1)의 PMOS 트랜지스터(P31)는 디스에이블되므로, 제1인버터(14-1)는 제1이벨류에이션 노드(EN1)의 로직 레벨을 반전시키고, 반전된 로직 레벨을 제2클럭 신호(CLK2)로서 제2로직 게이트(10-2C')로 출력한다.
제1이벨류에이션 노드(EN1)의 로직 레벨은 복수의 제1로직 네트워크(11-1 및 12-1) 각각의 이벨류에이션이 종료될 때 로우 레벨이 되므로, 제1로직 게이트(10-1c')는 복수의 제1다이나믹 노드들(DN11 및 DN21)의 로직 레벨이 제2입력 신호들 (B0 및 B1)로서 제2로직 게이트(10-2c')로 제2클럭 신호(CLK2)를 지연시킬 수 있다.
클럭 지연 도미노 로직(10A~10D 또는 20A~20B, 총괄적으로 10)는 래치와 플립-플롭(flip-flop) 사이에 접속될 수 있다. 상기 플립-플롭은 스태틱(static) 플립-플롭, 다이나믹(dynamic) 플립-플롭, 또는 세미-다이나믹(semi-dynamic) 플립-플롭일 수 있다.
도 8은 본 발명의 실시 예에 따른 클럭 지연 도미노 로직 회로를 포함하는 전자 장치의 블록도를 나타낸다.
컴퓨터 플랫폼(200)은 컴퓨팅 시스템과 같은 전자 장치에 사용될 수 있다.
상기 전자 장치는 PC(personal computer)와 휴대용 장치(portable device)를 포함한다.
상기 휴대용 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
컴퓨터 플랫폼(200) 또는 전자 장치는 프로세서(또는 CPU(central processing unit); 210), 인터페이스 컨트롤 블록(230), 메모리 (240), 및 무선 네트워크 인터페이스(250)를 포함한다. 컴퓨터 플랫폼(200) 또는 전자 장치는 SoC (system on chip)로 구현될 수 있다.
하나 또는 그 이상의 코어를 포함하는 프로세서(210)는 데이터 처리 장치를 포함하며, 상기 데이터 처리 장치는 데이터 소스(data source; 221), 클럭 제너레이터(clock generator; 223), 및 클럭 지연 도미노 로직 회로(10)를 포함한다.
데이터 소스(221)는 데이터를 클럭 지연 도미노 로직 회로(10)로 출력하고, 클럭 제너레이터(223)는 클럭 신호를 클럭 지연 도미노 로직 회로(10)로 출력할 수 있다.
실시 예에 따라, 데이터 소스(data source; 221), 클럭 제너레이터(clock generator; 223), 및 클럭 지연 도미노 로직 회로(10) 중에서 적어도 어느 하나는 별도의 독립적인 칩으로 구현되거나, 프로세서 (210)의 일부로서 구현되거나, 또는 프로세서(210)에 구현될 수 있다.
클럭 지연 도미노 로직 회로(10)는 클럭 제너레이터(223)로부터 출력된 클럭 신호와 데이터 소스로부터(221)로부터 출력된 데이터에 기초하여 이벨류에이션을 수행한다.
프로세서(210)는 인터페이스 컨트롤 블록(230)을 통하여 메모리(240), 또는 무선 네트워크 인터페이스(250)와 통신할 수 있다.
인터페이스 컨트롤 블록(230)은 다양한 인터페이스 제어 기능들을 수행할 수 있는 하나 또는 그 이상의 회로 블록들을 포함한다. 상기 제어 기능들은 메모리 액세스 제어, 그래픽 제어, 입출력 인터페이스 제어, 또는 무선 네트워크 액세스 제어, 등을 포함한다.
상기 회로 블록들 각각은 별도의 독립적인 칩으로 구현되거나, 프로세서 (210)의 일부로서 구현되거나, 또는 프로세서(210)에 구현될 수 있다.
메모리(240)는 인터페이스 컨트롤 블록(230)을 통하여 프로세서(210)와 데이터를 주거나 받을 수 있다.
무선 네트워크 인터페이스(250)는 안테나(ANT)를 통하여 전자 장치(200)를 무선 네트워크, 예컨대 이동 통신 네트워크 또는 무선 LAN에 접속할 수 있다.
도 9는 본 발명의 실시 예에 따른 도미노 로직 회로의 동작 방법을 설명하기 위한 플로우 차트(flow-chart)이다.
도 9를 참조하면, 클럭 지연 도미노 로직 회로(10A~10D 또는 20A~20B, 총괄적으로 10)은, 이벨류에이션 동작(EVA) 동안, 클럭 지연 도미노 로직 회로(10)에 포함된 로직 게이트들 중에서 현재 로직 게이트의 이벨류에이션 노드의 제1로직 레벨을 출력하고(S100), 클럭 지연 도미노 로직 회로(10)는 상기 제1로직 레벨을 반전시키고 반전된 제1로직 레벨을 다음 로직 게이트의 클럭 신호로서 출력한다 (S120).
또한, 클럭 지연 도미노 로직 회로(10)는, 프리차지 동작 동안, 상기 현재 로직 게이트의 프리차지 노드의 제2로직 레벨을 출력하고(S140), 상기 제2로직 레벨을 반전시키고, 반전된 제2로직 레벨을 상기 클럭 신호로서 출력할 수 있다 (S160).
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10A~10D 및 20A~20B; 클럭 지연 도미노 로직 회로
11-1~11-n 및 12-1~12-n; 로직 네트워크
13-1A~13-nA, 13-1B~13-nB, 23-1A~23-nA, 및 23-nB~23-nB; 위상 제어 회로
14-1~14-n 및 24-1~24-n; 인버터
200; 전자 장치
210; 프로세서
211; 데이터 소스
213; 클럭 제너레이터
230; 인터페이스 컨트롤 블록
240; 메모리
250; 무선 네트워크 블록

Claims (20)

  1. 클럭 신호에 응답하여 제1노드와 다이나믹 노드 사이의 접속을 제어하는 프리차지 회로;
    상기 클럭 신호에 응답하여 제2노드와 이벨류에이션 노드 사이의 접속을 제어하는 이벨류에이션 회로;
    상기 다이나믹 노드와 상기 이벨류에이션 노드 사이에 접속되고, 복수의 입력 신호들에 기초하여 상기 다이나믹 노드의 로직 레벨을 결정하는 로직 네트워크; 및
    상기 클럭 신호의 레벨에 따라, 상기 이벨류에이션 노드의 로직 레벨을 출력하거나 상기 제1노드의 로직 레벨을 출력하는 위상 제어 회로를 포함하는 클럭 지연 도미노 로직 회로.
  2. 제1항에 있어서,
    상기 제1노드는 전원 노드와 접지 노드 중에서 어느 하나이고,
    상기 제2노드는 상기 전원 노드와 상기 접지 노드 중에서 다른 하나인 클럭 지연 도미노 로직 회로.
  3. 제1항에 있어서, 상기 클럭 지연 도미노 로직 회로는,
    상기 위상 제어 회로의 출력 신호를 반전시키는 인버터를 더 포함하는 클럭 지연 도미노 로직 회로.
  4. 제1항에 있어서,
    상기 로직 네트워크는 AND 게이트, OR 게이트, NAND 게이트, NOR 게이트, 또는 AOI(and-or-inverter)인 클럭 지연 도미노 로직 회로.
  5. 제1항에 있어서,
    상기 로직 네트워크는 각각이 상기 복수의 입력 신호들 각각에 응답하여 게이팅되는 NMOS 트랜지스터들을 포함하며,
    상기 위상 제어 회로는,
    상기 클럭 신호가 하이 레벨일 때 상기 이벨류에이션 노드의 상기 로직 레벨을 출력하고, 상기 클럭 신호가 로우 레벨일 때 상기 제1노드의 상기 로직 레벨을 출력하는 클럭 지연 도미노 로직 회로.
  6. 제1항에 있어서,
    상기 로직 네트워크는 각각이 상기 복수의 입력 신호들 각각에 응답하여 게이팅되는 PMOS 트랜지스터들을 포함하며,
    상기 위상 제어 회로는,
    상기 클럭 신호가 하이 레벨일 때 상기 제1노드의 상기 로직 레벨을 출력하고, 상기 클럭 신호가 로우 레벨일 때 상기 이벨류에이션 노드의 상기 로직 레벨을 출력하는 클럭 지연 도미노 로직 회로.
  7. 제1항에 있어서,
    상기 위상 제어 회로는,
    상기 클럭 신호에 응답하여 상기 제1노드와 상기 이벨류에이션 노드 사이의 접속을 제어하는 스위치를 포함하는 클럭 지연 도미노 로직 회로.
  8. 제1항에 있어서,
    상기 위상 제어 회로는 상기 제1노드와 상기 이벨류에이션 노드 사이에 접속되고 상기 클럭 신호를 반전시키는 인버터인 클럭 지연 도미노 로직 회로.
  9. 클럭 신호를 생성하는 클럭 생성기;
    데이터를 출력하는 데이터 소스(data source); 및
    클럭 지연 도미노 로직 회로를 포함하며,
    상기 클럭 지연 도미노 로직 회로는,
    상기 클럭 신호에 응답하여 제1노드와 다이나믹 노드 사이의 접속을 제어하는 프리차지 회로;
    상기 클럭 신호에 응답하여 제2노드와 이벨류에이션 노드 사이의 접속을 제어하는 이벨류에이션 회로;
    상기 다이나믹 노드와 상기 이벨류에이션 노드 사이에 접속되고, 상기 데이터에 기초하여 상기 다이나믹 노드의 로직 레벨을 결정하는 로직 네트워크;
    상기 클럭 신호의 레벨에 따라 상기 이벨류에이션 노드의 로직 레벨을 출력하거나 상기 제1노드의 로직 레벨을 출력하는 위상 제어 회로; 및
    상기 위상 제어 회로의 출력 신호를 반전시키는 인버터를 포함하는 데이터 처리 장치.
  10. 제9항에 있어서,
    상기 위상 제어 회로는,
    상기 클럭 신호에 응답하여 상기 제1노드와 상기 이벨류에이션 노드 사이의 접속을 제어하는 스위치를 포함하는 데이터 처리 장치.
  11. 제9항에 있어서,
    상기 위상 제어 회로는 상기 제1노드와 상기 이벨류에이션 노드 사이에 접속되고 상기 클럭 신호를 반전시키는 인버터인 데이터 처리 장치.
  12. 제9항에 있어서,
    상기 데이터 처리 장치는 시스템-온-칩(system-on-chip)인 데이터 처리 장치.
  13. 데이터 처리 장치를 포함하는 프로세서; 및
    인터페이스 컨트롤 블록을 통하여 상기 프로세서에 접속된 무선 네트워크 인터페이스를 포함하며,
    상기 데이터 처리 장치는,
    클럭 신호를 생성하는 클럭 생성기;
    데이터를 출력하는 데이터 소스; 및
    클럭 지연 도미노 로직 회로를 포함하며,
    상기 클럭 지연 도미노 로직 회로는,
    상기 클럭 신호에 응답하여 제1노드와 다이나믹 노드 사이의 접속을 제어하는 프리차지 회로;
    상기 클럭 신호에 응답하여 제2노드와 이벨류에이션 노드 사이의 접속을 제어하는 이벨류에이션 회로;
    상기 다이나믹 노드와 상기 이벨류에이션 노드 사이에 접속되고, 상기 데이터에 기초하여 상기 다이나믹 노드의 로직 레벨을 결정하는 로직 네트워크;
    상기 클럭 신호의 레벨에 따라 상기 이벨류에이션 노드의 로직 레벨을 출력하거나 상기 제1노드의 로직 레벨을 출력하는 위상 제어 회로; 및
    상기 위상 제어 회로의 출력 신호를 반전시키는 인버터를 포함하는 전자 장치.
  14. 제13항에 있어서,
    상기 위상 제어 회로는,
    상기 클럭 신호에 응답하여 상기 제1노드와 상기 이벨류에이션 노드 사이의 접속을 제어하는 스위치를 포함하는 전자 장치.
  15. 제13항에 있어서,
    상기 위상 제어 회로는 상기 제1노드와 상기 이벨류에이션 노드 사이에 접속되고 상기 클럭 신호를 반전시키는 인버터인 전자 장치.
  16. 제13항에 있어서,
    상기 전자 장치는 시스템-온-칩(system-on-chip)인 전자 장치.
  17. 제13항에 있어서,
    상기 전자 장치는 휴대용 장치인 전자 장치.
  18. 캐스케이드 접속된 로직 게이트들을 포함하는 클럭 지연 도미노 로직 회로의 동작 방법에 있어서,
    이벨류에이션 동작 동안,
    상기 로직 게이트들 중에서 현재 로직 게이트의 이벨류에이션 노드의 제1로직 레벨을 출력하는 단계; 및
    상기 제1로직 레벨을 반전시키고, 반전된 제1로직 레벨을 다음 로직 게이트의 클럭 신호로서 출력하는 단계를 포함하는 클럭 지연 도미노 로직 회로의 동작 방법.
  19. 제18항에 있어서, 상기 클럭 지연 도미노 로직 회로의 동작 방법은,
    프리차지 동작 동안,
    상기 현재 로직 게이트의 프리차지 노드의 제2로직 레벨을 출력하는 단계; 및
    상기 제2로직 레벨을 반전시키고, 반전된 제2로직 레벨을 상기 클럭 신호로서 출력하는 단계를 더 포함하는 클럭 지연 도미노 로직 회로의 동작 방법.
  20. 제18항에 있어서,
    상기 프리차지 노드는 전원 노드 또는 접지 노드인 클럭 지연 도미노 로직 회로의 동작 방법.
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