KR19990005445A - 데이터 정렬기 - Google Patents

Abstract

본 발명은 두 개의 정수 데이터 처리용 정렬기를 이용하여 정수 데이터 및 실수 데이터를 적응적으로 처리할 수 있도록 한 데이터 정렬기에 관한 것으로, 외부로 부터의 선택신호에 응답하여, 두 데이터 버스를 통해 각각 제공되는 소정 비트의 각 입력 데이터를 두 입력으로 하여 하나의 입력 데이터를 그 출력으로 각각 선택하는 복수의 멀티플렉서로 멀티플렉서 그룹; 복수의 멀티플렉서중 대응하는 제 1 멀티플렉서군의 출력을 입력으로 하여 시프트를 통한 데이터 정렬을 수행하는 제 1 정렬기; 및 복수의 멀티플렉서중 나머지 멀티플렉서로 된 제 2 멀티플렉서군의 출력을 입력으로 하여 시프트를 통한 데이터 정렬을 수행하는 제 2 정렬기를 포함한다.

Description

데이터 정렬기

본 발명은 연산 유닛에서 연산된 결과를 캐시 메모리에 기록하기 전에 데이터를 정렬하는 데이터 정렬기에 관한 것으로, 더욱 상세하게는 두 개의 정수 데이터 정렬기를 이용하여 정수 데이터 및 실수 데이터의 정렬를 수행하는 데 적합한 데이터 정렬기에 관한 것이다.

잘 알려진 바와같이, 데이터 정렬기는 연산 유닛에서 연산된 결과를 캐시 메모리에 기록하기 전에 바이트 단위의 순환을 통해 캐시 메모리에 맞도록 데이터 정렬기능을 수행하는 것이다. 또한, 정수 유닛에는 X 파이프와 Y 파이프라는 두 개의 정수 연산을 수행하는 데이터 경로가 있는 데, 각각의 경로에는 예를들면 32 비트의 데이터 정렬기가 각각 구비된다.

따라서, 정수 유닛에서는 예를들면 32 비트 데이터를 연산하여 그 연산결과를 캐시 메모리에 기록할 때, 연산결과로서 얻어지는 데이터들은 X 파이프 정렬기 또는 Y 파이프 정렬기를 통해 캐시 메모리에 맞도록 정렬된 다음 기록된다.

도 1은 캐시 메모리에 데이터를 기록하기 전에 정수 데이터를 정렬하는 전형적인 정수 데이터 정렬기를 갖는 정수 유닛의 개략적인 블록구성도로서, 각 데이터 버스에 연결된 두 개의 정렬기(102,104), 캐시 메모리(106)를 포함한다.

도 1을 참조하면, X 파이프에서 연산된 결과는 예를들면 32 비트 정렬기(102)를 통해 데이터 정렬된 다음 캐시 메모리(106)로 전달되어 기록되고, Y 파이프에서 연산된 결과는 예를들면 32 비트 정렬기(104)를 통해 데이터 정렬된 다음 캐시 메모리(106)로 전달되어 기록된다. 이때, 두 정렬기(102,104)는 실질적으로 동일한 구조를 가지며, 시프트 연산일 경우에만 X 파이프에서 연산하도록 설계할 수 있으며, 이러한 기존 데이터 정렬기의 동작에 대한 일예가 도 3에 도시되어 있다.

도 1을 참조하면, X 파이프 및 Y 파이프에서는 각각의 데이터 버스(SrclX, SrclY)를 통해 일예로서 도 3a에 도시된 바와같은 입력 데이터를 제공받는 데, 이때 일예로서 캐시 메모리(106)에 기록되어야 할 데이터의 어드레스의 하위비트가‘00’인 경우, 캐시의‘0’번지에 데이터를 그대로 기록하면 되므로 정렬기(102 또는 104)에서는 데이터를 쉬프트시키지 않고(즉, 데이터 정렬없이) 그대로 캐시 메모리(106)로 전달한다.

한편, 캐시 메모리(106)에 기록해야 할 데이터의 어드레스의 하위비트가‘01’인 경우, 도 2b에 도시된 바와같이, 캐시의‘1’번지에 데이터의 최하위 바이트가 기록되고 캐시의‘4’번지에 최상위 바이트가 기록된다. 따라서, 이를 위해서는, 도 3b에 도시된 바와같이, 정렬기(102 또는 104)의 내부에서 1 바이트의 레프트 순환을 해야하며, 이를 통해 입력 데이터[31:0]가 {[23:16], [15:8], [7:0], [31:24]}로 되고, 이와같이 정렬된 값들이 캐시 메모리(106)로 전달되어 각각의 뱅크에 그대로 카피되어 c,d,e 중에서 기록되어야 할 부분에만 기록된다.

또한, 캐시 메모리(106)에 기록해야 할 데이터의 어드레스의 하위비트가‘10’인 경우, 도 2c에 도시된 바와같이, 캐시의‘2’번지에 데이터의 최하위 바이트가 기록되고 캐시의‘5’번지에 최상위 바이트가 기록된다. 따라서, 이를 위해서는, 도 3c에 도시된 바와같이, 정렬기(102 또는 104)의 내부에서 2 바이트의 레프트 순환을 해야하며, 이를 통해 입력 데이터[31:0]가 {[15:8], [7:0], [31:24], [23:16]}로 된다.

마찬가지로, 캐시 메모리(106)에 기록해야 할 데이터의 어드레스의 하위비트가‘11’인 경우, 도 2d에 도시된 바와같이, 캐시의‘3’번지에 데이터의 최하위 바이트가 기록되고 캐시의‘6’번지에 최상위 바이트가 기록된다. 따라서, 이를 위해서는, 도 3d에 도시된 바와같이, 정렬기(102 또는 104)의 내부에서 3 바이트의 레프트 순환을 해야하며, 이를 통해 입력 데이터[31:0]가 {[7:0], [31:24], [23:16], [15:8]}로 된다.

즉, 종래의 데이터 정렬기(102 또는 104)에서는 상술한 바와같은 과정을 통해 기록하고자 하는 데이터의 하위비트값에 따라 적응적으로 데이터 정렬을 수행하여 캐시 메모리(106)에 제공하게 된다.

한편, 정수 데이터와 실수 데이터를 연산하는 정수 유닛 및 부동 소숫점 유닛의 경우에는 정수 데이터 연산을 위한 32 비트 정수 데이터 정렬기와 실수 데이터를 연산하는 64 비트의 실수 정렬기, 즉 두 개의 별도 정렬기를 필요로 한다.

즉, 정수 유닛 데이터와 부동 소숫점 유닛 데이터를 정렬하기 위해서는 32 비트 정렬기 뿐만 아니라 별도의 64 비트의 정렬기도 반드시 구비해야만 했다. 그러나, 이와같이 두 개의 정렬기를 구비하는 것은 결국 게이트의 수를 증가시키게 되는 요인이 되어 결과적으로 칩 사이즈가 증가하게 된다는 문제를 갖을 수 밖에 없었다.

최근들어 개발되고 있는 마이크로 프로세서 등에는 정수 데이터(즉, 32 비트의 정수 데이터)를 연산하는 정수 유닛(Integer Unit)과 실수 데이터(즉, 64 비트의 정수 데이터)를 연산하는 부동 소숫점 유닛(Floating Point Unit)이 거의 필수적으로 존재하는 데, 이 경우에 있어서도 두 개의 별도 데이터 정렬기(32 비트 정렬기 및 64 비트 정렬기) 구비로 인한 칩 사이즈 증가는 큰 문제가 되고 있는 실정이다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 두 개의 정수 데이터 처리용 정렬기를 이용하여 정수 데이터 및 실수 데이터를 적응적으로 처리할 수 있는 데이터 정렬기를 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, N 바이트의 정수 데이터 연산을 위한 연산 유닛에 의해 연산된 결과 데이터를 두 개의 데이터 버스를 통해 입력하여 제 1 및 제 2 정렬기를 통해 기록하고자 하는 캐시 메모리의 기록형태에 맞도록 정렬하는 데이터 정렬기에 있어서, 외부로 부터의 선택신호에 응답하여, 상기 두 데이터 버스를 통해 각각 제공되는 소정 비트의 각 입력 데이터를 두 입력으로 하여 하나의 입력 데이터를 그 출력으로 각각 선택하는 복수의 멀티플렉서로 멀티플렉서 그룹; 상기 복수의 멀티플렉서중 대응하는 제 1 멀티플렉서군의 출력을 입력으로 하여 시프트를 통한 데이터 정렬을 수행하는 상기 제 1 정렬기; 및 상기 복수의 멀티플렉서중 나머지 멀티플렉서로 된 제 2 멀티플렉서군의 출력을 입력으로 하여 시프트를 통한 데이터 정렬을 수행하는 상기 제 2 정렬기를 포함하며, 상기 선택신호가 N×K 바이트의 실수 데이터 처리를 위한 신호일 때, 상기 제 1 정렬기는 상기 제 1 멀티플렉서군에서 제공되는 실수 데이터의 상위 비트 데이터를 정렬하고, 상기 제 2 정렬기는 상기 제 2 멀티플렉서군에서 제공되는 실수 데이터의 하위 비트 데이터를 정렬하는 것을 특징으로 하는 데이터 정렬기를 제공한다.

도 1은 캐시 메모리에 데이터를 기록하기 전에 정수 데이터를 정렬하는 전형적인 정수 데이터 정렬기를 갖는 정수 유닛의 개략적인 블록구성도.

도 2는 기존의 정수 데이터 정렬기에서 바이트 단위 순환을 통해 데이터가 정렬되는 예를 도시한 도면.

도 3은 기존의 n 비트 정수 데이터 정렬기의 동작예를 도시한 도면.

도 4는 본 발명의 바람직한 실시예에 따른 데이터 정렬기의 블록도.

도 5a내지 도 5c는 본 발명의 실시예에 따른 64 비트 데이터가 정렬되는 과정을 도시한 도면.

도면의 주요부분에 대한 부호의 설명

402, 404 : 정렬기 M1-M8 : 멀티플렉서

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야의 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 바람직한 실시예로 부터 보다 명확하게 될 것이다.

이하, 본 발명의 바람직한 실시예에 대하여 첨부된 도면을 참조하여 상세히 설명한다.

먼저, 본 발명의 가장 핵심적인 기술요지는, 정수 연산을 수행하는 정수 유닛과 부동 소숫점 연산(실수 연산)을 수행하는 부동 소숫점 유닛이 마이크로 프로세서내에 구비될 때, 가산 및 감산 등의 산술 연산과 앤드(AND) 및 오아(OR) 등의 논리 연산을 수행하는 정수 유닛에는 X 파이프 Y 파이프라는 데이터 경로가 존재하고, 각 데이터 경로에는 각각 하나의 데이터 정렬기가 구비되는 데, 이때 본 발명에서는 종래와 같이 연산된 정수 데이터의 정렬을 수행하는 정렬기(예를들면, 32 비트 데이터 정렬기)와 연산된 실수 데이터의 정렬을 수행하는 정렬기(예를들면, 64 비트 데이터 정렬기)를 각각 별도로 구비, 즉 부동 소숫점 유닛을 위한 별도의 64 비트 데이터 정렬기를 구비하는 것이 아니라, 각각 32 비트의 X 파이프 정렬기 및 Y 파이프 정렬기만을 이용하여 32 비트 데이터(정수 데이터) 뿐만 아니라 64 비트 데이터(실수 데이터)에 대한 데이터 정렬을 수행한다는 것이다.

물론, 본 발명에서는 부가적으로 데이터 분배를 위한 다수의 멀티플렉서 및 각 멀티플렉서의 제어를 위한 다수의 제어신호가 이용된다. 이때, 제어신호로써 이용되는 멀티플렉서 선택신호(Xchange)는 본 발명에 따라 정렬을 위해 입력되는 데이터가 정수 데이터(32 비트)인지 실수 데이터(64 비트)인지를 결정하는 신호이고, 또한 입력 데이터가 실수 데이터일 때 정렬을 위한 시프트량을 결정하는 신호이다.

도 4는 본 발명의 바람직한 실시예에 따른 데이터 정렬기의 블록구성도를 나타낸다.

도 4를 참조하면, 본 발명의 정수/실수 겸용 데이터 정렬기는 외부로부터 제공되는 n 비트의 선택신호(Xchange)에 응답하여 그 출력을 선택하는 복수개(예를들면 8개)의 멀티플렉서(M1-M8)를 포함한다.

또한, Xchange[3:0]로 된 선택신호중 각각의 비트는 두 개의 멀티플렉서에 제공되는 데, 선택신호(Xchange[3])는 두 개의 멀티플렉서(M1,M2)로 동시에 입력되고, 선택신호(Xchange[2])는 두 개의 멀티플렉서(M3,M4)로 동시에 입력되며, 선택신호(Xchange[1])는 두 개의 멀티플렉서(M5,M6)로 동시에 입력되고, 선택신호(Xchange[0])는 두 개의 멀티플렉서(M7,M8)로 동시에 입력된다.

이때, 복수의 각 멀티플렉서(MUX)에는 입력 데이터 버스 SrclX 및 SrclY 각각 제공되는 1바이트의 데이터가 동시에 입력되는 데, 외부로 부터의 선택신호(Xchange[3:0])에 따라 두 입력중의 어느 하나를 각각 선택하여 대응하는 각 정렬기(402 또는 404)로 제공한다.

먼저, 본 발명의 데이터 정렬기가, 입력 데이터 버스를 통해 들어오는 32 비트 정수 데이터를 정렬하는 경우, 전술한 종래의 데이터 정렬기와 실질적으로 동일하게 동작하는 데, 이때 선택신호(Xchange[3:0])는‘0000’가 된다.

즉, ‘0000’의 선택신호(Xchange[3:0])가 입력될 때, 4개의 멀티플렉서(M1, M3, M5, M7)는 도시 생략된 정수 유닛으로 부터 입력 데이터 버스(SrclX)를 통해 들어오는 4 바이트의 데이터를 정렬기(402)로 각각 제공하고, 나머지 4개의 멀티플렉서(M2, M4, M6, M8)는 입력 데이터 버스(SrclY)를 통해 들어오는 4 바이트의 데이터를 정렬기(402)로 각각 제공한다.

따라서, 각 정렬기(402 및 404)에서는, 전술한 종래기술에서 기술한 바와같이, 도시 생략된 캐시 메모리에 기록하고자 하는 32 비트의 정수 데이터의 하위비트값에 따라 데이터 정렬을 수행하게 될 것이다.

한편, 본 발명의 개선된 데이터 정렬기는 도시 생략된 부동 소숫점 유닛으로부터 입력 데이터 버스를 통해 들어오는 64 비트의 실수 데이터의 정렬을 수행하는 데, 이때 상위 32 비트의 데이터 [64:32]는 입력 데이터 버스(SrclX)를 통해 들어오고, 하위 32 비트의 데이터 [31:0]는 입력 데이터 버스(SrclY)를 통해 들어온다.

이때, 본 발명의 데이터 정렬기가 32 비트 정수 데이터를 정렬하거나 또는 64 비트의 실수 데이터를 정렬할 때 외부에서 각 멀티플렉서로 제공되는 선택신호(Xchange)의 값은 다음의 표와같다.

시프트량	0바이트	1바이트	2바이트	3바이트	4바이트	5바이트	6바이트	7바이트
Xchange[3]	0	1	1	1	1	0	0	0
Xchange[2]	0	0	1	1	1	1	0	0
Xchange[1]	0	0	0	1	1	1	1	0
Xchange[0]	0	0	0	0	1	1	1	1

일예로서, 상기한 표로부터 알 수 있는 바와같이, 1 바이트 시프트할 경우에‘1000’의 선택신호값이 각 멀티플렉서에 입력되는 데, 실수 데이터 64 비트중 상위 32 비트를 처리하는 정렬기(402)의 입력[63:32]은 {[31:24], [55:32]}로 되고, 하위 32 비트를 처리하는 정렬기(404)의 입력[31:0]은 {[63:56], [23:0]}이 된다. 따라서, 각 정렬기(402 또는 404)는 이러한 입력을 제공받아 각각 1 바이트 시프트를 행한다.

즉, 일예로서 도 5a에 도시된 바와같이, 캐시 메모리로의 기록을 위해 처리하고자 하는 데이터가 64 비트의 실수 데이터이고, 이 입력 데이터를 1 바이트 시프트시키고자 하는 경우, 선택신호(Xchange)는‘1000’, 즉 Xchange[3]의 값은‘1’이 되고 나머지 값은 모두‘0’이 된다. 따라서, 각 멀티플렉서(M1-M8)를 통과하여 두 정렬기(402 또는 404)로 들어오는 입력은 도 5b에 도시된 바와같이 될 것이다. 그런다음, 입력 데이터는, 도 5c에 도시된 바와같이, 각 정렬기(402 또는 404)내에서 각각 1 바이트 시프트된다.

그 결과, 64 비트의 입력 데이터는 {[55:0], [63:56]}으로 1 바이트 시프트되며, 이와같은 시프트를 통해 정렬된 데이터들은 도시 생략된 캐시 메모리로 전달되어 기록될 것이다.

상술한 바와 마찬가지로, 64 비트의 입력 실수 데이터를 2 바이트 시프트시키고자 할 때에는, 전술한 표로부터 알 수 있는 바와같이, 각 멀티플렉서에‘1100’의 선택신호(Xchange)를, 3 바이트 시프트시키고자 할 때에는‘1110’의 Xchange 를, - - -, 7 바이트 시프트시키고자 할 때에는‘0001’의 Xchange 를 각각 제공함으로써, 본 발명에 따라 두 개의 정수 데이터 정렬기를 이용하여 소망하는 64 비트 실수 데이터의 정렬을 수행할 수 있다.

이상 설명한 바와같이 본 발명에 따르면, 연산 유닛에서 연산된 결과를 캐시 메모리에 기록하기 전에 바이트 단위의 순환을 통해 캐시 메모리에 맞도록 데이터를 정렬할 때, 기존의 32 비트 정수 데이터 정렬기 두 개를 이용하여 64 비트의 실수 데이터를 정렬할 수 있어, 정수 유닛과 부동 소숫점 유닛을 모드 갖는 마이크로 프로세서 등에 별도의 64 비트 실수 데이터 정렬기를 구비하지 않아도 되므로, 게이트수의 증가로 인해 수반되는 칩 사이즈의 신장을 효과적으로 억제할 수 있다.

Claims (5)

1. N 바이트의 정수 데이터 연산을 위한 연산 유닛에 의해 연산된 결과 데이터를 두 개의 데이터 버스를 통해 입력하여 제 1 및 제 2 정렬기를 통해 기록하고자 하는 캐시 메모리의 기록형태에 맞도록 정렬하는 데이터 정렬기에 있어서, 외부로 부터의 선택신호에 응답하여, 상기 두 데이터 버스를 통해 각각 제공되는 소정 비트의 각 입력 데이터를 두 입력으로 하여 하나의 입력 데이터를 그 출력으로 각각 선택하는 복수의 멀티플렉서로 이루어진 선택수단; 상기 복수의 멀티플렉서중 대응하는 제 1 멀티플렉서군의 출력을 입력으로 하여 시프트를 통한 데이터 정렬을 수행하는 상기 제 1 정렬수단; 및 상기 복수의 멀티플렉서중 나머지 멀티플렉서로 된 제 2 멀티플렉서군의 출력을 입력으로 하여 시프트를 통한 데이터 정렬을 수행하는 상기 제 2 정렬수단을 포함하며, 상기 선택신호가 N×K 바이트의 실수 데이터 처리를 위한 신호일 때, 상기 제 1 정렬기는 상기 제 1 멀티플렉서군에서 제공되는 실수 데이터의 상위 비트 데이터를 정렬하고, 상기 제 2 정렬기는 상기 제 2 멀티플렉서군에서 제공되는 실수 데이터의 하위 비트 데이터를 정렬하는 것을 특징으로 하는 데이터 정렬기.
2. 제 1 항에 있어서, 상기 선택신호는, 상기 입력 결과 데이터가 상기 정수 데이터인지 실수 데이터인지를 결정하며, 상기 입력 데이터가 상기 실수 데이터일 때 그 시프트량을 결정하는 신호인 것을 특징으로 하는 데이터 정렬기.
3. 제 2 항에 있어서, 상기 선택신호는, 4비트로 구성되는 것을 특징으로 하는 데이터 정렬기.
4. 제 1 항에 있어서, 상기 각 멀티플렉서는, 바이트 단위로 멀티플렉싱을 수행하는 것을 특징으로 하는 데이터 정렬기.
5. 제 4 항에 있어서, 상기 실수 데이터가 64 비트일 때, 상기 멀티플렉서 그룹은, 다수개의 멀티플렉서로 구성되는 것을 특징으로 하는 데이터 정렬기.