FR2884988A1 - Bascule protegee contre les pics de courant ou de tension - Google Patents

Abstract

Cette bascule protégée contre des pics de courant ou de tension comprend une première porte (P1) de transfert de données recevant, en entrée, des données d'entrée (D, DN) de la bascule, une première cellule de verrouillage maître (C1) raccordée en sortie de la première porte de transfert, une deuxième cellule de verrouillage esclave et une deuxième porte de transfert de données disposée entre les première et deuxième cellules de verrouillage, chaque cellule de verrouillage comprenant un ensemble de noeuds de stockage de données redondants.Les portes de transfert comprennent chacune des moyens (C' 1, C'2, C'3, C'4) pour écrire séparément des données dans chaque noeud de stockage.

Description

Bascule protégée contre des pics de courant ou de tension

L'invention concerne les bascules protégées contre des pics de courant ou de tension, en particulier les bascules de type flip-flop.

L'invention s'applique cependant, de manière générale, à tout type de bascule protégée contre de tels pics de courant ou de tension.

La miniaturisation ininterrompue et progressive des circuits électroniques permet d'obtenir des circuits de plus en plus performants et de plus en plus petits. En contrepartie, ces circuits sont de plus en plus sensibles à leur environnement extérieur, et en particulier aux aléas logiques dus à un apport d'énergie venant de l'extérieur du circuit.

Un aléa logique est un changement d'état ponctuel ou un état transitoire se traduisant par un pic de tension et/ou un pic de courant en un point d'un circuit intégré. Par définition, un aléa est non ou très peu prévisible.

Les aléas logiques peuvent avoir des origines différentes.

Un aléa logique est par exemple induit par l'impact d'une particule énergétique chargée en un point d'un circuit intégré. Un tel aléa est connu sous l'expression anglo-saxonne Single Event Upset ou SEU. Ce type d'aléa apparaît sur des circuits intégrés utilisés pour des applications spatiales, à cause des rayonnements rencontrés en dehors des couches atmosphériques et magnétosphériques protectrices de la terre. Ce type d'aléa est également de plus en plus fréquent sur des circuits intégrés pour des applications terrestres, notamment pour les technologies les plus fines, telles que les technologies 0,25 micron, 0, 18 micron et 0,12 micron et en-deça.

Un aléa logique peut également être induit par couplage capacitif ponctuel entre deux couches d'un même circuit intégré. On parle souvent dans ce cas de glitch .

Un aléa, quelle que soit son origine, se traduit généralement par un pic de tension et/ou de courant sur un signal numérique ou analogique en un point perturbé d'un circuit constitué par le point d'impact de la particule énergétique, dans le cas d'un aléa de type SEU.

Si l'on note C la capacité équivalente du circuit en aval du point perturbé, la variation de tension AV au point perturbé considéré s'écrit AV=AQ/C, AQ étant la variation de charge résultant de l'impact. La variation de tension AV est en général de durée très courte, très inférieure par exemple à la période d'un signal d'horloge pilotant le circuit.

Un aléa peut avoir des conséquences plus ou moins importantes sur le circuit aval qu'il perturbe.

Par exemple, pour un circuit aval utilisant uniquement des signaux logiques, si la variation de tension AV est suffisamment faible pour ne pas entraîner de changement d'état, la perturbation disparaît en un temps assez bref, sans conséquence pour le circuit aval. C'est notamment le cas lorsque la capacité aval équivalente est importante ou lorsque la variation de charge AQ est faible.

Par contre, si la variation de tension AV est plus importante, et notamment si elle est suffisante pour modifier la valeur d'un signal logique, alors les conséquences peuvent être importantes.

En particulier, une variation de tension Av engendrée par un aléa peut perturber le fonctionnement normal d'une bascule flip-flop.

En effet, une telle bascule comporte généralement deux cellules de verrouillage maître et esclave raccordées chacune en sortie d'une porte de transfert.

Lorsqu'un front actif d'un signal d'horloge est reçu par la bascule, une donnée d'entrée est tout d'abord mémorisée dans la cellule de verrouillage maître. Elle est transmise vers la deuxième cellule de verrouillage esclave et en sortie de la bascule lorsqu'un front actif du signal d'horloge est appliqué sur la deuxième porte de transfert de données. Ainsi, lorsqu'elle reçoit un front actif du signal d'horloge, la bascule reproduit pendant une période du signal d'horloge, sur sa sortie, le signal qu'elle reçoit sur son entrée de données.

Or, un aléa d'amplitude importante peut faire basculer les niveaux logiques présents en entrée de chaque cellule de verrouillage lorsque celles-ci ne sont pas imposées par une porte de transfert correspondante.

Un tel basculement, c'est-à-dire une modification du contenu des cellules de verrouillage, aura bien sûr, pour conséquence une erreur sur les sorties de la bascule.

Dans le but de protéger les bascules contre les aléas et éviter ainsi toute perturbation du circuit aval, il a été proposé de réaliser chaque cellule de verrouillage de manière redondante, c'est-à-dire sous la forme d'un ensemble de noeuds redondants de stockage de données de sorte que lorsqu'un aléas provoque une altération du niveau logique stocké dans l'un des noeuds, l'information initiale peut être restaurée à partir de l'information mémorisée dans un noeud complémentaire. É

Au vu de ce qui précède, le but de l'invention est d'améliorer encore la protection des bascules contre les pics de courant ou de tension.

L'invention a donc pour objet une bascule protégée contre des pics de courant ou de tension, comprenant une première porte de transfert de données recevant, en entrée, des données d'entrée de la bascule, une première cellule de verrouillage maître raccordée en sortie de la première porte de transfert, une deuxième cellule de verrouillage esclave, et une deuxième porte de transfert de données disposée entre les première et deuxième cellules de verrouillage, chaque cellule de verrouillage comprenant un ensemble de noeuds de stockage de données redondants.

Selon l'invention, les portes de transfert comprennent chacune des moyens pour écrire séparément des données dans chaque noeud de stockage.

On évite ainsi d'écrire simultanément dans l'ensemble des noeuds de stockage une information erronée dans le cas où un aléa se produit immédiatement en entrée d'une cellule de verrouillage.

Dans un mode de réalisation, chaque cellule de verrouillage comporte quatre noeuds de stockage, les portes de transfert comprenant chacune quatre circuits d'écriture séparés pour écrire respectivement les données dans les quatre noeuds.

Dans ce cas, par exemple, chaque circuit d'écriture comprend un premier transistor MOS de type N dont la grille est destinée à recevoir une donnée issue d'un noeud de stockage de données de la première cellule de verrouillage et dont le drain est raccordé à la source d'un deuxième transistor MOS de type N dont la grille reçoit un signal d'horloge et dont le drain est utilisé pour écrire la donnée dans un noeud de stockage de la deuxième cellule de verrouillage.

Cette bascule peut en outre comporter un circuit d'entrée pour élaborer des données redondantes pour la cellule de verrouillage. On améliore ainsi encore la protection de la bascule contre les aléas.

Par exemple, ce circuit d'entrée comporte un circuit inverseur pour l'inversion d'une donnée d'entrée, dont la sortie est destinée à être écrite dans des noeuds de stockage.

Selon une autre caractéristique de l'invention, la bascule comprend en outre un circuit de sortie protégé contre les pics de courant de tension et disposé à la sortie de la deuxième cellule de stockage de données.

Par exemple, ce circuit de sortie comprend deux étages assurant l'un le transfert des données à l'état haut et l'autre le transfert des données à l'état bas.

Dans un mode de réalisation, l'étage assurant le transfert des données à l'état bas comprend un premier transistor MOS de type P dont la grille reçoit une donnée à l'état bas, et dont la source est raccordée à une alimentation continue, et un deuxième transistor MOS de type P dont la source est raccordée au drain du premier transistor MOS, dont la grille reçoit une donnée à l'état bas, et dont le drain fournit une donnée en sortie de la bascule.

En ce qui concerne l'étage assurant le transfert des données à l'état haut, celui-ci comprend un premier transistor MOS de type N dont la grille reçoit une donnée à l'état haut, et dont le drain est raccordé au drain du deuxième transistor MOS de type P et fournit une donnée en sortie de la bascule, un deuxième transistor MOS de type N dont le drain est raccordé à la source du premier transistor MOS de type N et dont la grille reçoit une donnée à l'état haut et dont la source est connectée à la masse.

Dans un mode de réalisation, la bascule comporte un deuxième circuit de sortie protégé contre les pics de courant et de tension disposé à la sortie de la deuxième cellule de stockage de données et adapté pour fournir une donnée de sortie de la bascule inversée.

Dans ce cas, selon un exemple d'implémentation de la bascule, le deuxième circuit de sortie comprend un étage assurant le transfert des données à l'état bas, qui comprend un premier transistor MOS de type P dont la source est raccordée à une source d'alimentation continue et un deuxième transistor MOS de type P dont la source est raccordée au drain du premier transistor MOS et dont le drain fournit la donnée de sortie inversée de la bascule, la grille des premier et deuxième transistors MOS de type P du deuxième circuit de sortie recevant des données redondantes constituant l'inverse des données présentées sur la grille des premier et deuxième transistors MOS de type P du premier circuit de sortie.

En outre, le deuxième circuit de sortie comprend un étage assurant le transfert des données à l'état haut comprenant un premier transistor de type N dont le drain est raccordé au drain du deuxième transistor de type P du deuxième circuit de sortie et fournit une donnée de sortie inversée de la bascule et un deuxième transistor de type N dont le drain est raccordé à la source du premier transistor de type N et dont la source est connectée à la masse, la grille des premier et deuxième transistors de type N du deuxième circuit de sortie recevant des données redondantes constituant l'inverse des données présentées sur la grille des premier et deuxième transistors de type N du premier circuit de sortie.

Selon encore un autre mode de réalisation, la bascule comporte en outre, combinés ou non à l'étage de sortie dupliqué, des moyens asynchrones d'initialisation et de remise à un état initial des noeuds de stockage de données.

Par exemple, lesdits moyens d'initialisation et de remise à l'état initial comprennent un ensemble de transistors MOS dont la grille reçoit un signal de commande d'initialisation et/ou un signal de commande de remise à l'état initial et dont la source et le drain sont raccordés l'un à un potentiel prédéterminé et l'autre à un noeud correspondant de stockage de données pour forcer le noeud audit potentiel sous le contrôle dudit signal de commande.

Dans un mode de réalisation des moyens d'initialisation et de remise à l'état initial, ceux-ci comprennent en outre un ensemble de transistors MOS placés en série sur des transistors associés auxdits noeuds de stockage de données stockés de manière à inhiber l'influence de ces transistors lorsque la commande d'initialisation et/ou de remise à l'état initial est active.

La bascule peut en outre comporter un circuit d'horloge pour délivrer à la bascule un signal d'horloge, le circuit d'horloge comprenant un étage de contrôle délivrant un signal de contrôle apte à invalider le signal d'horloge tant que les moyens d'initialisation et de remise à l'état initial sont actifs.

Selon un mode d'implémentation, le circuit d'horloge comporte une première porte assurant une fonction NON ET entre le signal de commande d'initialisation et le signal de commande de remise à l'état initial et au moins une porte assurant une fonction NON OU entre la sortie de la première porte et le signal d'horloge.

La bascule peut par ailleurs comporter un circuit de multiplexage apte à écrire sélectivement dans la bascule une première donnée d'entrée de la bascule ou une deuxième donnée d'entrée de la bascule, la deuxième donnée étant de préférence une donnée de test de la bascule issue d'un circuit logique et extérieur.

Selon une implémentation du circuit de multiplexage, celui-ci comporte un premier circuit d'entrée recevant la donnée d'entrée de la bascule et un deuxième circuit d'entrée recevant la donnée de test, chaque circuit d'entrée comprenant un transistor MOS de type N et un transistor MOS de type P de transfert desdites données à l'état haut et à l'état bas, respectivement sous le contrôle de deux transistors d'accès pilotés par des signaux de commande de test.

Par exemple, le premier circuit d'entrée comprend un premier transistor MOS de type P et un deuxième transistor MOS de type N, dont la grille reçoit la donnée d'entrée, le drain du premier transistor de type P étant raccordé au drain du deuxième transistor de type N, un premier transistor d'accès de type P dont la source est raccordée à une tension d'alimentation continue, dont le drain est raccordé à la source du premier transistor de type P et dont la grille reçoit un signal de commande de test et un deuxième transistor d'accès de type N dont la source est connectée à la masse, dont le drain est connecté à la source du deuxième transistor de type N et dont la grille reçoit un deuxième signal de commande de test constituant l'inverse du premier signal de commande.

En ce qui concerne le deuxième circuit d'entrée, celui-ci comporte un premier transistor MOS de type P et un deuxième transistor MOS de type N, dont la grille reçoit les données de test, la source du premier transistor de type P étant connectée à une tension d'alimentation continue et la source du deuxième transistor de type N étant connectée à la masse, un premier transistor d'accès de type P dont la source est connectée au drain du premier transistor de type P, dont la grille reçoit le deuxième signal de commande de test, et un deuxième transistor d'accès de type N dont la source est connectée au drain du deuxième transistor de type N et dont la grille reçoit le premier signal de commande de test, le drain des premier et deuxième transistors d'accès étant raccordé à l'entrée de la bascule.

Selon encore un autre aspect, l'invention concerne également un ensemble de bascules comprenant une chaîne de bascules telles que définies cidessus disposées en série, caractérisé en ce qu'un circuit de multiplexage est interposé entre deux bascules consécutives pour écrire sélectivement dans la bascule soit une donnée d'écriture lors du fonctionnement normal des bascules, soit un mot de test de la bascule lors d'une phase de test.

D'autres buts, caractéristiques et avantages de l'invention apparaîtront à la lecture de la description suivante, donnée uniquement à titre d'exemple non limitatif, et faite en référence aux dessins annexés sur lesquels: la figure 1 est un schéma électronique illustrant la structure d'une bascule flip-flop conforme à l'invention; - la figure 2 illustre la structure de la première cellule de verrouillage et de la porte de transfert correspondante; - la figure 3 illustre la structure de la deuxième cellule de verrouillage et de la porte de transfert correspondante; - la figure 4 est un schéma électronique du circuit d'entré ; - la figure 5 est un schéma électronique du circuit de sortie; la figure 6 illustre un exemple d'implémentation de la bascule de la figure 1, conformément à l'invention; - les figures 7 et 8 illustrent respectivement un autre exemple de réalisation de la première cellule de verrouillage et de la deuxième cellule de verrouillage selon lequel les cellules de verrouillage sont munies de moyens d'initialisation; - la figure 9 illustre l'élaboration de signaux de commande d'initialisation et de signaux de commande de remise à état initial destinés au première et deuxième cellules de verrouillage des figures 7 et8; - la figure 10 illustre un circuit d'élaboration de signaux d'horloge destinés à cadencer les première et deuxième cellules de verrouillage, en fonction de l'état des signaux de commande d'initialisation et de remise à l'état initial; la figure 11 illustre un premier circuit de sortie pour la deuxième cellule de verrouillage de la figure 8; la figure 12 montre un deuxième circuit de sortie pour la deuxième cellule de verrouillage de la figure 8; - la figure 13 montre un exemple de réalisation d'un circuit de multiplexage des entrées de la première cellule de verrouillage de la figure 7; - la figure 14 illustre un mode d'utilisation de bascules selon l'invention sous la forme d'une chaîne de bascules flip-flop placées en série; et - la figure 15 illustre encore un autre mode de réalisation des cellules de verrouillage.

Sur la figure 1, on a représenté l'architecture générale d'un exemple de schéma électronique d'une bascule de type flip-flop protégée contre les pics de courant ou de tension.

Comme on le voit sur cette figure, cette bascule comporte: une première porte P1 de transfert de données recevant, en entrée, des données D et DN issues d'un circuit d'entrée E; une première cellule de verrouillage de données maître Cl, servant au stockage temporaire des données issues de la porte de transfert Pl; une deuxième cellule de verrouillage de données C2, constituant une cellule de verrouillage esclave, vers laquelle sont transférées les données issues de la première cellule maître Cl; une deuxième porte de transfert de données P2; et un circuit de sortie S. Comme on le voit sur les figures 2 et 3, la cellule de verrouillage de données maître comporte quatre ensembles de transistors E1, E2, E3 et E4 servant au contrôle du niveau de tension de quatre noeuds de stockage de données respectifs N1, N2, N3 et N4. De même, la cellule de verrouillage de données esclave comporte quatre ensembles de transistors El, E2, E3 et E4 servant au contrôle du niveau de tension de quatre noeuds de stockage de données respectifs NS1, NS2, NS3 et NS4.

Chaque ensemble de transistors comporte un transistor MOS de type P et un transistor MOS de type N. Ainsi, chaque cellule de verrouillage Cl ou C2 comporte quatre transistors MOS de type P, à savoir MP1, MP2, MP3 et MP4, et quatre transistors MOS de type N, à savoir MN1, MN2, MN3 et MN4.

La source de chacun des transistors MP1, MP2, MP3 et MP4 est connectée à une source de tension continue Vdd, par exemple égale à 1,2 volts, et la source des transistors MN1, MN2, MN3 et MN4 est connectée à un circuit de raccordement à la terre Vss. Le drain d de chaque transistor MOS de type P d'un ensemble i de transistors Ei (i=1, 2, 3, 4) est connecté au drain du transistor MOS de type MNi correspondant.

En ce qui concerne les ensembles de transistors El, E2, E3 et E4 de la cellule maître, le noeud entre les transistors P et les transistors N, respectivement nommés N4, N1, N2, N3, sont respectivement raccordés à la grille des transistors MOS de type P des ensembles E2, E3, E4 et El, et aux grilles des transistors MOS de type N des ensembles E4, El, E2 et E3.

La cellule esclave est agencée de manière identique. Les noeuds entre les transistors P et les transistors N des ensembles de transistors El, E2, E3 et E4, respectivement notés NS4, NS1, NS2 et NS3, sont respectivement raccordés aux grilles des transistors MOS de type P MP2, MP3, MP4 et MP1 et aux grilles des transistors MOS de type N MN4, MN1, MN2 et MN3.

Les noeuds N1, N2, N3 et N4, d'une part, et NS1, NS2, NS3 et NS4, d'autre part, servant au stockage d'une information logique constituent des noeuds de stockage redondants et sont connectés à la grille des transistors MOS de type N MN1, MN2, MN3 et MN4, respectivement.

Comme on le voit sur les figures 2 et 3, l'accès aux noeuds N1, N2, N3, N4 et NS1, NS2, NS3, NS4 des cellules de verrouillage maître et esclave s'effectue par l'intermédiaire des portes de transfert de données P1 et P2 qui comportent quatre circuits d'accès qui correspondent à quatre circuits d'écriture de quatre données issues du circuit d'entrée E et de la première cellule de verrouillage, respectivement.

De préférence, dans la cellule maître, on écrit une donnée D dans les noeuds NI et N3 et le complément DN de cette donnée dans les noeuds N2 et N4.

Dans la cellule esclave, on écrit les données issues des noeuds N4 (ou LM1B), N1 (ou LM1), N2 (ou LMB) et N3 (ou LM) dans les noeuds NS4, NS1, NS2 et NS3, respectivement.

Les portes de transfert Pl et P2 sont ainsi constituées chacune d'une association de quatre circuits d'écriture C'1, C'2, C'3 et C'4.

Chaque circuit d'écriture comporte un premier transistor MOS de type N MR1 et un deuxième transistor MOS de type N MR2. La grille de chaque transistor MR1 reçoit une donnée D ou DN à écrire, ou une donnée issue d'un noeud de la cellule maître, et la source de ce transistor MR1 est raccordée à la masse. La grille du deuxième transistor MR2 reçoit un signal d'horloge CPN ou CP délivré par un circuit approprié et la source de chaque transistor MR2 est raccordée au drain d'un transistor MR1 correspondant. Enfin, le drain de chaque transistor MR2 est raccordé à un noeud de stockage de données correspondant.

En ce qui concerne la deuxième porte de transfert de données P2, les transistors MR2 sont pilotés par un signal d'horloge CP complémentaire du signal d'horloge CPN pilotant la première porte P1.

En se référant à la figure 4, le circuit d'entrée E est destiné à élaborer des données redondantes pour la première porte Pl de transfert de données. Il comporte un circuit inverseur délivrant une donnée DN inversée. Le circuit inverseur comprend un transistor MOS de type P MP5 dont la source est raccordée à une tension d'alimentation continue Vdd et un transistor MOS de type N MN5 dont le drain est raccordé au drain du transistor MP5 et dont la source est connectée à la masse. Les grilles des deux transistors MP5 et MN5 sont connectées et reçoivent, en entrée, une donnée D, tandis que le drain commun entre les transistors MP5 et MN5 fournit la donnée d'entrée inversée DN.

Enfin, le circuit de sortie S illustré à la figure 5 constitue un étage de sortie protégé contre les pics de courant ou de tension et reçoit des données issues des noeuds de la deuxième cellule de verrouillage. Ce circuit de sortie S comprend deux étages assurant l'une le transfert des données à l'état haut et l'autre le transfert des données à l'état bas.

L'étage assurant le transfert des données à l'état bas comprend un premier transistor MOS de type P MP6 et un deuxième transistor MOS de type P MP7. La source du premier transistor MP6 est connectée à une tension d'alimentation et le drain de ce transistor est raccordé à la source du transistor MP7. La grille du transistor MP6 reçoit la donnée L1B (ou NS4) à l'état bas. La grille du transistor MP7 reçoit également la donnée LB (ou NS2) à l'état bas.

En ce qui concerne l'étage assurant le transfert des données à l'état haut, cet étage comporte un premier transistor MOS de type N MN6 et un deuxième transistor MOS de type N MN7.

Le drain du transistor MN6 est raccordé au drain du transistor MP7, tandis que la source de ce transistor MN6 est raccordée au drain du transistor MN7, dont la source est raccordée à la masse. La grille du transistor MN6 reçoit la donnée d'entrée à l'état haut. La grille du transistor MN7 reçoit également la donnée à l'état haut. Le noeud commun entre le drain du transistor MP7 et le drain du transistor MN6 fournit la sortie Q de la bascule.

Le circuit, tel que décrit en référence aux figures 1 à 5, fonctionne de la façon suivante.

Lorsqu'un front actif du signal d'horloge CPN arrive, c'est-à-dire lorsque le signal d'horloge CPN passe au niveau haut, la première porte Pi est passante et la première cellule de verrouillage maître Cl est active. Au contraire, le signal CP passe au niveau bas, la deuxième porte P2 est bloquée et la deuxième cellule de verrouillage C2 est inactive. Les données présentées en entrée de la première porte Pl de transfert sont transférées vers la première cellule de verrouillage maître Cl, les transistors MR2 de cette porte P1 étant passants. Le niveau logique mémorisé dans les noeuds N1, N2, N3 et N4 dépend alors du niveau logique des données D et DN incidentes.

Dès qu'un front actif (montant) apparaît sur le signal d'horloge CP, c'est-à-dire lorsque le signal CPN passe au niveau bas, la porte P1 est bloquée et la porte P2 devient passante. Les données issues des noeuds de stockage de la première cellule maître sont alors transférées vers les noeuds correspondants de la deuxième cellule esclave C2 pour être disponibles sur la sortie Q de la bascule, tant que le signal CP reste au niveau haut, tandis que la première cellule Cl de verrouillage est isolée.

Comme cela va être décrit ci-après, l'agencement qui vient d'être décrit permet de fournir une protection efficace contre les aléas de courant et/ou de tension.

Tout d'abord, le stockage des informations dans les cellules de verrouillage s'effectue de manière redondante dans des paires de noeuds complémentaires. Ainsi, une dégradation de l'information stockée dans un noeud de l'une des paires peut être restaurée à partir de l'information mémorisée dans l'autre noeud.

Par exemple, les données 1 , 0 , 1 , et 0 sont respectivement stockées dans les noeuds N1, N2, N3 et N4. Si une perturbation apparaît sur le noeud N1, qui se traduit par un pic transitoire de tension négative, la chute de tension consécutive sur la grille du transistor MN1 provoque le blocage de ce transistor. Au contraire, cette perturbation entraîne la mise en conduction du transistor MOS de type P MP3. Mais, la tension du noeud N2 est maintenue à 0 par le transistor MN3. Le transistor MP4 est donc maintenu conducteur, de sorte que le transistor MP1 reste bloqué et que la tension sur le noeud N4 n'est pas altérée. De même, le niveau logique mémorisé dans le noeud N3 n'est pas modifié.

Parallèlement, le niveau logique du noeud Ni est restauré par l'intermédiaire du transistor MP2.

L'agencement qui vient d'être décrit permet de restaurer un niveau logique stocké dans un noeud après perturbation engendrée par un aléa.

En outre, grâce à l'utilisation de portes de transfert pourvues de circuits d'accès spécifique servant respectivement à l'écriture des données dans les noeuds N1, N2, N3 et N4, on évite qu'une perturbation ne soit transmise simultanément à l'ensemble des noeuds. Ainsi, par exemple, si seulement l'un des noeuds est corrompu dans la cellule de verrouillage maître, seul l'un des noeuds correspondants sera transitoirement perturbé. Il pourra cependant être restauré dans son état initial, comme décrit cidessus.

En outre, grâce à l'utilisation du circuit de sortie qui comprend deux étages pour transférer les données à l'état haut et à l'état bas, respectivement, lorsque l'une des entrées de cet étage est transitoirement modifiée, la sortie se met à haute impédance et est donc capacitivement maintenue à sa valeur initiale, de sorte que la sortie n'est pas perturbée.

Afin d'améliorer encore la protection de la bascule contre les aléas, et en particulier afin d'éviter qu'un aléa ne puisse simultanément altérer deux noeuds complémentaires dans lesquels une même information est stockée de manière redondante, on implante les noeuds de chaque paire à l'opposé l'un de l'autre dans une zone d'un substrat délimitant la bascule.

Sur la figure 6, sont représentées les couches d'un matériau déposé sur un substrat semi-conducteur pour la réalisation des différents éléments du circuit de la figure 1. La technique de réalisation de ces éléments est àla portée d'un homme du métier et ne sera donc pas décrite en détail par la suite.

On notera cependant que les différents transistors servant à la réalisation de la bascule sont formés dans trois caissons isolés, à savoir un premier puits ou caisson P1 de type N, un deuxième puits ou caisson de type P ou Pwell , et un troisième caisson ou puits P3 de type N ou Nwell .

Les transistors N MOS MN1, MN2, MN3 et MN4 de la cellule de verrouillage maître sont disposés dans une première zone Z1 du caisson central P2 de type P, tandis que les transistors NMOS MN1, MN2, MN3 et MN 4 de la cellule esclave C2 sont placés dans une deuxième zone Z2 du caisson central P2.

Par contre, les transistors PMOS MP1, MP2, MP3 et MP4 de chaque cellule maître ou esclave sont réparties dans les deux caissons Pl et P3 de type N, de sorte que les deux noeuds de stockage de données de chaque paire soient disposés à l'opposé l'une de l'autre, c'est-à-dire de part et d'autre du caisson central P2.

Par exemple, on implante le transistor MP1 dans une première zone Z3 du premier caisson PI et le transistor MP3 dans une zone Z4 du troisième caisson P3 disposé à l'opposé de la première zone Z3.

De même, on implante le transistor MP2 dans une deuxième zone Z5 du premier caisson P1 disposé au voisinage de la première zone Z3 et le transistor MP4 dans une deuxième zone Z6 du troisième caisson P3 s'étendant au voisinage de la première zone Z4.

Ainsi, grâce à cet agencement, le noeud N1 se trouve le plus éloigné possible du noeud N3, et le noeud N2 est également le plus éloigné possible du noeud N4.

Par exemple, on éloigne ces transistors d'une distance au moins égale à 1 micron, de manière à éviter qu'une particule ionisée, dont le diamètre est typiquement de l'ordre de 0,6 micron, qui vient perturber l'un de ces transistors, ne vienne pas perturber l'autre transistor, bien que des distances inférieures puissent également être envisagées.

On évite ainsi qu'une particule ionisée ne vienne perturber simultanément les noeuds N1 et N3, d'une part, et les noeuds N2 et N4, d'autre part.

En outre, grâce à la réalisation des transistors MP1, MP2, MP3 et MP4 dans deux caissons de type N séparés d'un caisson de type P dans lequel sont implantés des transistors de type N, on réalise une isolation de chaque paire de noeuds de stockage de données redondants grâce à la formation de jonction entre les caissons.

On va maintenant décrire en référence aux figures 7 à 13 un autre exemple de réalisation d'une bascule de type flip-flop protégée contre les pics de courant ou de tension.

Sur ces figures, par souci de clarté, des éléments identiques à ceux des figures 1 à 6 sont désignés par les mêmes signes de référence.

Comme dans l'exemple de réalisation décrit précédemment en référence aux figures 2 à 4, selon ce mode de réalisation, la bascule flip-flop comprend également une première cellule de verrouillage maître Cl associée à une première porte de transfert P1 (figure 7), une deuxième cellule de verrouillage esclave C2 associée à une deuxième porte de transfert P2 (figure 8) et un étage de sortie (figures 11 et 12).

Cependant, dans ce mode de réalisation, la bascule flip-flop incorpore en outre des moyens asynchrones d'initialisation et de remise à un état initial des noeuds de stockage de données. En outre, l'étage de sortie assure une duplication des sorties de manière à délivrer deux données de sortie inversées. De surcroît, cette bascule propose un circuit d'élaboration d'un signal d'horloge particulier permettant d'invalider l'écriture de données dans les noeuds de stockage lorsque les signaux de commande d'initialisation et de remise à état initial sont actifs. Enfin, un étage de multiplexage (figure 13) permet sélectivement d'écrire dans les noeuds de stockage de données soit des premières données, soit des deuxièmes données, par exemple des données de test.

Comme cela sera décrit en détail par la suite, la présence du circuit de multiplexage est avantageuse lorsqu'une puce de circuits intégrés comporte un ensemble de bascules implantées sous la forme d'une chaîne de bascules placées en série dans la mesure où, dans ce cas, il est possible d'écrire, dans les bascules, des mots de test issus de circuits logiques externes et de récupérer en sortie de la chaîne de bascules les mots successivement écrits puis transférés d'une bascule à l'autre en vue d'analyser le bon fonctionnement des bascules.

Comme on le voit sur les figures 7 et 8, la cellule de stockage maître Cl et la cellule de stockage esclave C2, ainsi que les portes de transfert P1 et P2 qui leur sont associées ont une structure identique à celle des cellules de verrouillage décrites précédemment en référence aux figures 2 et 3. Leur structure ne sera donc pas décrite davantage par la suite.

On notera toutefois que, comme indiqué précédemment, ces cellules de verrouillage Cl et C2 sont associées à des moyens d'initialisation et/ou de remise à un état initial.

Comme on le voit sur ces figures 7 et 8, à cet effet, chaque noeud de stockage de données N1, N2, N3, N4 et NS1, NS2, NS3 et NS4 est associé à un circuit d'initialisation/remise à l'état initial réalisé sous la forme d'un transistor MOS de type P, à savoir les transistors désignés par les références MP8 à MP15 dont la source est connectée à une tension d'alimentation continue, dont le drain est connecté entre les circuits d'écriture Cl, C'2, C'3 et C'4 et les noeuds de stockage de données, et dont la grille reçoit un signal de commande d'initialisation SD ou un signal de commande de remise à l'état initial CD.

Par exemple, le signal de commande d'initialisation SD est appliqué à la grille des transistors associés aux paires de noeuds de stockage de données dans lesquelles est stockée une donnée, tandis que le signal de commande de remise à état initial CD est appliqué à la grille des transistors MOS associés aux paires de noeuds de stockage de données dans lesquels est stockée une donnée inversée.

Lorsque SD = 0 alors Q =1.

Par contre, lorsque CD = 0, alors Q = 0.

En se référant à la figure 9, le signal de commande d'initialisation SD et le signal de commande de remise à état initial CD sont utilisés pour élaborer un signal de contrôle CTRL destiné à élaborer les signaux d'horloge CP et CPN pour les cellules maître et esclave en fonction de l'état des signaux SD et CD.

Le circuit d'horloge servant à l'élaboration des signaux d'horloge CP et CPN est en effet doté d'un étage de contrôle C3 qui réalise une fonction NON ET ou NAND entre le signal SD et le signal CD pour élaborer le signal de contrôle CTRL.

Une telle fonction est réalisée à partir de transistors MOS de type P et de type N de manière connue en soi.

En se référant maintenant à la figure 10, le signal de contrôle CTRL est utilisé pour invalider ou valider les signaux d'horloge CPN et CP délivrés aux cellules de verrouillage maître et esclave en fonction du niveau des signaux de commande SD et CD de sorte que l'on interdise l'écriture de données dans les noeuds de stockage de données lors des phases d'initialisation ou de remise à l'état initial.

Comme on le voit sur la figure 10, les signaux d'horloge CPN et CP sont élaborés à partir d'un signal d'horloge de base CLK et du signal de contrôle CTRL.

Un premier circuit C4 effectue une fonction NON OU (ou NOR) entre le signal d'horloge CLK et le signal de contrôle CTRL pour élaborer le signal d'horloge CPN délivré à la cellule de verrouillage maître Cl. Un deuxième circuit C5 réalise une fonction logique NON OU (ou NOR) entre le signal d'horloge CPN et le signal de contrôle CTRL pour élaborer le signal d'horloge CP fourni à la cellule de verrouillage esclave C2. Ces portes logiques NON OU formées par les circuits C4 et C5 sont réalisées à partir de transistors MOS de type N et P, de manière connue en soi.

En se référant maintenant aux figures 11 et 12, la bascule flipflop comporte deux circuits de sortie délivrant deux sorties Q et Q inversés dupliquées.

Ces circuits sont identiques au circuit de sortie décrit précédemment en référence à la figure 5 et constituent ainsi chacun un étage de sortie protégé contre des pics de courant ou de tension. Sur ces figures, des éléments identiques à ceux de la figure 5 sont désignés par les mêmes références. On notera que chaque étage de sortie C5 ou C6 comprend un étage de transfert assurant le transfert de données à l'état haut et un étage de transfert assurant le transfert de données à l'état bas. Par exemple, chaque étage de transfert de données à l'état haut est constitué par l'association de deux transistors MOS de type P tandis que chaque étage de transfert de données à l'état bas comporte deux transistors MOS de type N. En ce qui concerne l'étage de transfert de données à l'état haut de ces circuits C5 et C6, la source d'un premier transistor de type P MP6 est connectée à une source de tension continue tandis que son drain est connecté à la source d'un deuxième transistor de type P MP 7 dont le drain délivre une donnée de sortie Q ou Q. De même, en ce qui concerne l'étage de transfert de données à l'état bas, le drain d'un premier transistor MOS de type N MN 6 est connecté au drain du deuxième transistor MOS de type P de l'étage de transfert de données à l'état haut, tandis que la source de ce premier transistor MOS de type N est connectée au drain d'un deuxième transistor de type N MN 7 dont la source est connectée à la masse.

Comme dans l'exemple de réalisation décrit précédemment en référence à la figure 5, les données redondantes LB et L1B prélevées sur les noeuds NS2 et NS4 sont fournies au premier étage de sortie et sont respectivement présentées, d'une part, sur la grille du deuxième transistor MOS de type P MP7 et du premier transistor MOS de type N MN6 et, d'autre part, sur la grille du premier transistor MOS de type P MP6 et sur la grille du deuxième transistor MOS du type N MN7. Ce premier étage de sortie C5 délivre alors une donnée de sortie Q. En ce qui concerne le deuxième étage de sortie C6, les données L et L1 prélevées sur les noeuds NS3 et NS1 sont respectivement présentées, d'une part, sur la grille du premier transistor MOS de type P et du deuxième transistor MOS de type N et, d'autre part, sur la grille du deuxième transistor MOS de type P et du premier transistor MOS de type N. Ce deuxième étage de sortie fournit alors, en sortie, la donnée de sortie inversée Q. En se référant enfin à la figure 13, la bascule comporte en outre un circuit de multiplexage assurant un multiplexage entre une première donnée d'entrée DATA et une deuxième donnée d'entrée TI pour élaborer les données DN effectivement présentées en entrée de la cellule de verrouillage maître Cl par l'intermédiaire de la première porte de transfert de données.

Comme indiqué précédemment, selon une application particulièrement intéressante, les données d'entrée DATA sont destinées à constituer les données utilisées lors du fonctionnement normal de la bascule, tandis que les données d'entrée TI sont destinées à constituer des données de test de la bascule délivrées à la bascule lors d'une phase de test.

Le circuit de multiplexage comporte deux circuits d'entrée C7 et C8 recevant l'un, à savoir le circuit d'entrée C7, la donnée d'entrée DATA et l'autre, à savoir le circuit d'entrée C8, la donnée de test TI.

Comme on le voit sur la figure 13, les circuits d'entrée C7 et C8 ont une structure similaire.

Ils comportent en effet chacun un transistor MOS de type P assurant le transfert de données à l'état bas et un transistor de type N assurant le transfert de données à l'état haut sous le contrôle d'un transistor P et d'un transistor N, respectivement.

En effet, en ce qui concerne le premier circuit d'entrée, celui-ci comporte un transistor MOS de type P MP16 et un transistor MOS de type N MN8. La grille de chacun de ces transistors reçoit la donnée d'entrée DATA. La source du transistor MP16 est connectée au drain d'un transistor d'accès MP17 dont la source est connectée à une tension d'alimentation constante et dont la grille reçoit un signal de commande de test TE.

De même, la grille du transistor MN8 reçoit la donnée d'entrée DATA. Son drain est connecté au drain du transistor MP16 et délivre la donnée d'entrée DN pour la cellule de verrouillage maître Cl et sa source est connectée au drain d'un transistor d'accès de type N MN9 dont la grille reçoit un signal de commande de test inversé TEB et dont la source est connectée à la masse.

Le deuxième circuit d'entrée comporte également, d'une part, un transistor MOS de type P MP18 dont la grille reçoit les données de test TI et dont la source est connectée à une tension d'alimentation continue. Ce transistor MP18 est piloté par un transistor d'accès de type P MP19 dont la source est connectée au drain du transistor MP18, dont le drain fournit la donnée d'entrée DN et dont la grille reçoit le signal de commande de test inversé TEB.

Les données de test TI sont également fournies à la grille d'un transistor de type N MN 10 dont la source est connectée à la masse et dont le drain est connecté à la source d'un transistor d'accès MN11. Le drain de ce transistor MN 11 est connecté au drain du transistor MP19 et sa grille reçoit le signal de commande de test TE.

Dès lors, les données DN présentées en entrée de la cellule de verrouillage maître Cl correspondent soit aux données d'entrée DATA soit aux données de test TI.

En particulier, selon l'agencement représenté sur la figure 13, lorsque le signal de commande de test TE est positionné à 1, les données de test TI constituent les données d'entrée DN.

Au contraire, lorsque le signal de commande de test TE est à zéro, les données d'entrée DATA sont transmises à la bascule.

En se référant enfin à la figure 14, l'utilisation d'un tel multiplexeur MUX est particulièrement avantageuse lorsque des bascules flip-flop sont implantées sous la forme d'une chaîne de bascules en série, telles que B et B', dans une puce de circuits intégrés.

Dans ce cas, il est possible de procéder à des phases de test des bascules en utilisant des données de test TI élaborées à partir d'un circuit logique L. En positionnant à 1 le signal de commande de test TE, on écrit dans les bascules les données de test TI. A chaque front actif du signal d'horloge, ces deux données de test sont transférées vers la sortie de la chaîne de bascules pour être par la suite analysées afin de vérifier le bon fonctionnement des bascules.

On notera enfin que l'invention n'est pas limitée aux modes de réalisation décrits.

En effet, dans le mode de réalisation décrit en référence aux figures 7 et 8, les cellules de verrouillage maître et esclave Cl et C2 sont associées chacune à des moyens d'initialisation et de remise à l'état initial permettant, comme décrit précédemment, de forcer les données mémorisées dans les noeuds de stockage à un niveau prédéterminé ou de les remettre à un état initial.

En particulier, les signaux SD ou CD permettent de forcer la sortie de la bascule à un niveau de tension correspondant.

Cependant, lorsque un niveau de tension bas est appliqué à l'entrée SD ou CD des transistors constitutifs des moyens d'initialisation/remise à l'état initial MP8 à MP15, un niveau haut est imposé aux noeuds de stockage de données correspondants, et en particulier, aux transistors NMOS MN1, MN2, MN3 ou MN4 en regard. Ainsi, en référence à la figure 7, par exemple, le signal de commande d'initialisation SD, qui agit sur les transistors MOS de type P MP9 et MP11 impose un niveau de tension dans les noeuds N4 et N2.

De même, en ce qui concerne la commande de remise à l'état initial CD, les transistors MOS de type P MP8 et MP10 imposent un niveau de tension aux noeuds de stockage de données référencés N1 et N3.

Ceci est réalisé lors de la phase d'initialisation ou de remise à l'état initial et consiste à mettre en conflit les transistors PMOS du circuit d'initialisation/remise à l'état initial et les transistors NMOS associés aux noeuds de stockage de données. Il est donc nécessaire de régler la force relative des transistors MOS en conflit, c'est-à-dire la quantité de courant qu'ils laissent passer. Il s'agit en particulier de surdimensionner le transistor de commande d'initialisation/remise à l'état initial par rapport à celui des noeuds de stockage.

Dans le but de pallier les inconvénients liés au conflit entre les transistors du circuit d'initialisation/remise à l'état initial, d'une part, et les transistors associés aux noeuds de stockage de données, d'autre part, dans un mode de réalisation, illustré à la figure 15, on dispose en série sur les transistors MN1, MN2, MN3 et MN4 un transistor MOS de type N MN12, MN13, MN14 et MN15 dont la source est connectée au drain d'un transistor MN1, MN2, MN3 ou MN4 correspondant, dont le drain est raccordé au drain du transistor MOS de type P MP1, MP2, MP3 ou MP4 des ensembles de transistors El, E2, E3 et E4, et dont la grille reçoit un signal de commande d'initialisation ou de remise à l'état initial SD ou CD.

Ainsi, lorsque le signal SD ou CD est actif, ce transistor de coupure n'est pas passant, isolant ainsi le transistor associé aux noeuds de stockage de données.

Aussi, grâce à ce mode de réalisation, il n'est plus nécessaire d'établir un rapport de force entre les transistors du circuit d'initialisation/remise à l'état initial et le transistor associé aux noeuds de stockage de données.

Claims (23)

REVENDICATIONS

1. Bascule protégée contre des pics de courant ou de tension, comprenant une première porte (P1) de transfert de données recevant, en entrée, des données d'entrée de la bascule, une première cellule de verrouillage maître (Cl) raccordée en sortie de la première porte de transfert, une deuxième cellule de verrouillage esclave (C2), et une deuxième porte (P2) de transfert de données disposée entre les première et deuxième cellules de verrouillage, chaque cellule de verrouillage comprenant un ensemble de noeuds (N1, N2, N3, N4) de stockage de données redondants, caractérisée en ce que les portes de transfert comprennent chacune des moyens (C' 1, C'2, C'3, C'4) pour écrire séparément des données dans chaque noeud de stockage.

2. Bascule selon la revendication 1, caractérisé en ce que chaque cellule de verrouillage comporte quatre noeuds de stockage, et en ce que les portes de transfert comprennent chacune quatre circuits (C' 1, C'2, C'3, C'4) d'écriture séparés pour écrire respectivement les données dans les quatre noeuds de stockage.

3. Bascule selon la revendications 2, caractérisé en ce que chaque circuit d'écriture comprend un premier transistor MOS (MR1) de type N dont la grille est destinée à recevoir une donnée issue d'un noeud de stockage de données de la première cellule de verrouillage et dont le drain est raccordé à la source d'un deuxième transistor MOS (MR2) de type N dont la grille reçoit un signal d'horloge (CPN, CP) et dont le drain est utilisé pour écrire la donnée dans un noeud de stockage de la deuxième cellule de verrouillage.

4. Bascule selon l'une des revendications 2 et 3, caractérisée en ce qu'elle comprend un circuit d'entrée (E) adapté pour élaborer des données redondantes pour la première cellule de verrouillage.

5. Bascule selon la revendication 4, caractérisée en ce que le circuit d'entrée comporte un circuit inverseur pour l'inversion d'une donnée d'entrée, dont la sortie est destinée à être écrite dans des noeuds de stockage de données.

6. Bascule selon l'une quelconque des revendications 1 à 5, caractérisée en ce qu'elle comprend en outre un circuit de sortie (S) protégé contre les pics de courant ou de tension et disposé à la sortie de la deuxième cellule de stockage de données.

7. Bascule selon la revendication 6, caractérisée en ce que le circuit de sortie comprend deux étages assurant l'un le transfert des données à l'état haut et l'autre le transfert des données à l'état bas.

8. Bascule selon la revendication 7, caractérisée en ce que l'étage assurant le transfert des données à l'état bas comprend un premier transistor MOS (MP6) de type P dont la grille reçoit une donnée à l'état bas et dont la source est raccordée à une alimentation continue, et un deuxième transistor MOS (MP7) de type P dont la source est raccordée au drain du premier transistor MOS, dont la grille reçoit une donnée à l'état bas et dont le drain fournit une donnée en sortie de la bascule.

9. Bascule selon la revendication 8, caractérisée en ce que caractérisée en ce que l'étage assurant le transfert des données à l'état haut comprend un premier transistor MOS (MN6) de type N dont la grille reçoit une donnée à l'état haut, et dont le drain est raccordé au drain du deuxième transistor MOS (MP7) de type P et fournit une donnée en sortie de la bascule, et un deuxième transistor MOS (MN7) de type N dont le drain est raccordé à la source du premier transistor MOS de type N et dont la grille reçoit une donnée à l'état haut et dont la source est connectée à la masse.

10. Bascule selon l'une quelconque des revendications 6 à 9, caractérisée en ce qu'elle comporte un deuxième circuit de sortie (C6) protégé contre les pics de courant et de tension disposé à la sortie de la deuxième cellule de stockage de données et adapté pour fournir une donnée de sortie de la bascule inversée.

11. Bascule selon la revendication 10, dépendante de la revendication 9, caractérisée en ce que le deuxième circuit de sortie comprend un étage assurant le transfert des données à l'état bas, qui comprend un premier transistor MOS de type P dont la source est raccordée à une source d'alimentation continue et un deuxième transistor MOS de type P dont la source est raccordée au drain du premier transistor MOS et dont le drain fournit la donnée de sortie inversée de la bascule, la grille des premier et deuxième transistors MOS de type P du deuxième circuit de sortie recevant des données redondantes constituant l'inverse des données présentées sur la grille des premier et deuxième transistors MOS de type P du premier circuit de sortie.

12. Bascule selon la revendication 11, caractérisée en ce que le deuxième circuit de sortie (C6) comprend un étage assurant le transfert des données à l'état haut comprenant un premier transistor de type N dont le drain est raccordé au drain du deuxième transistor de type P du deuxième circuit de sortie et fournit une donnée de sortie inversée de la bascule et un deuxième transistor de type N dont le drain est raccordé à la source du premier transistor de type N et dont la source est connectée à la masse, la grille des premier et deuxième transistors de type N du deuxième circuit de sortie recevant des données redondantes constituant l'inverse des données présentées sur la grille des premier et deuxième transistors de type N du premier circuit de sortie.

13. Bascule selon l'une quelconque des revendications 1 à 12, caractérisée en ce qu'elle comporte des moyens asynchrones d'initialisation et de remise à un état initial des noeuds de stockage de données.

14. Bascule selon la revendication 13, caractérisée en ce que lesdits moyens d'initialisation et de remise à l'état initial comprennent un ensemble de transistors MOS ( MP8, MP9, MP10, MP11, MP12, MP13, MP14, MP15) dont la grille reçoit un signal de commande d'initialisation (SD) et/ou un signal de commande de remise à l'état initial (CD) et dont la source et le drain sont raccordés l'un à un potentiel prédéterminé et l'autre à un noeud correspondant de stockage de données pour forcer le noeud audit potentiel sous le contrôle dudit signal de commande.

15. Bascule selon la revendication 14, caractérisé en ce que lesdits moyens asynchrones d'initialisation et de remise à l'état initial comprennent en outre un ensemble de transistors MOS (MN12, MN13, MN14, MN15) placés en série sur des transistors (MN1, MN2, MN3 MN4) associés auxdits noeuds de stockage de données de manière à inhiber l'influence de ces transistors lorsque la commande d'initialisation et/ou de remise à l'état initial est active.

16. Bascule selon l'une quelconque des revendications 13 à 15, caractérisée en ce qu'elle comporte en outre un circuit d'horloge (C4, C5) pour délivrer à la bascule un signal d'horloge, le circuit d'horloge comprenant un étage de contrôle (C3) délivrant un signal de contrôle apte à invalider le signal d'horloge tant que les moyens d'initialisation et de remise à l'état initial sont actifs.

17. Bascule selon la revendication 16, caractérisée en ce que le circuit d'horloge comporte une première porte (C3) assurant une fonction NON ET entre le signal de commande d'initialisation et le signal de commande de remise à l'état initial et au moins une porte (C4, C5) assurant une fonction NON OU entre la sortie de la première porte et le signal d'horloge.

18. Bascule selon l'une quelconque des revendications 1 à 17, caractérisée en ce qu'elle comporte un circuit de multiplexage apte à écrire sélectivement dans la bascule une première donnée d'entrée de la bascule ou une deuxième donnée d'entrée de la bascule.

19. Bascule selon la revendication 18, caractérisée en ce que la deuxième donnée est une donnée de test de la bascule issue d'un circuit logique et extérieur.

20. Bascule selon la revendication 19, caractérisée en ce que le circuit de multiplexage comporte un premier circuit d'entrée (C7) recevant la donnée d'entrée de la bascule et un deuxième circuit d'entrée (C8) recevant la donnée de test, chaque circuit d'entrée comprenant un transistor MOS de type N et un transistor MOS de type P de transfert desdites données à l'état haut et à l'état bas, respectivement, sous le contrôle de deux transistors d'accès pilotés par des signaux de commande de test (TE, TEB).

21. Bascule selon la revendication 20, caractérisée en ce que le premier circuit d'entrée (C7) comprend un premier transistor MOS de type P et un deuxième transistor MOS de type N, dont la grille reçoit la donnée d'entrée, le drain du premier transistor de type P étant raccordé au drain du deuxième transistor de type N, un premier transistor d'accès de type P dont la source est raccordée à une tension d'alimentation continue, dont le drain est raccordé à la source du premier transistor de type P et dont la grille reçoit un signal de commande de test (TE) et un deuxième transistor d'accès de type N dont la source est connectée à la masse, dont le drain est connecté à la source du deuxième transistor de type N et dont la grille reçoit un deuxième signal de commande de test (TEB) constituant l'inverse du premier signal de commande.

22. Bascule selon la revendication 21, caractérisée en ce que le deuxième circuit d'entrée (C8) comporte un premier transistor MOS de type P et un deuxième transistor MOS de type N, dont la grille reçoit les données de test (TI), la source du premier transistor de type P étant connectée à une tension d'alimentation continue et la source du deuxième transistor de type N étant connectée à la masse, un premier transistor d'accès de type P dont la source est connectée au drain du premier transistor de type P et dont la grille reçoit le deuxième signal de commande de test, et un deuxième transistor d'accès de type N dont la source est connectée au drain du deuxième transistor de type N et dont la grille reçoit le premier signal de commande de test, le drain des premier et deuxième transistors d'accès étant raccordé à l'entrée de la bascule.

23. Ensemble de bascules comprenant une chaîne de bascules selon l'une quelconque des revendications 1 à 22 disposée en série, caractérisé en ce qu'un circuit de multiplexage (MUX) est interposé entre deux bascules consécutives pour écrire sélectivement dans la bascule soit une donnée d'écriture lors du fonctionnement normal des bascules, soit un mot de test de la bascule lors d'une phase de test.