JPH04263510A - フリップフロップ回路 - Google Patents

フリップフロップ回路

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JPH04263510A
JPH04263510A JP3045934A JP4593491A JPH04263510A JP H04263510 A JPH04263510 A JP H04263510A JP 3045934 A JP3045934 A JP 3045934A JP 4593491 A JP4593491 A JP 4593491A JP H04263510 A JPH04263510 A JP H04263510A
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JP
Japan
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data
latch
logic
clock
mos transfer
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JP3045934A
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Masao Akata
赤田　正雄
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NEC Corp
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
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    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ−ＬＳＩ用の高
速フリップフロップ回路に関する。
【０００２】
【従来の技術】従来のＭＯＳフリップフロップ回路は、
図３に示すように、マスタラッチとスレーブラッチの縦
属接続で構成される。マスタラッチは、データ入力端子
ＤのデータをインバータＩＮＶ０を介して入力するＰチ
ャネルＭＯＳトランジスタＭＰ０とＮチャネルＭＯＳト
ランジスタＭＮ０とを並列接続したトランスファゲート
でサンプリングし、インバータＩＮＶ１、ゲートＮＡＮ
Ｄ０およびＰチャネルＭＯＳトランジスタＭＰ１とＮチ
ャネルＭＯＳトランジスタＭＮ１を並列接続したトラン
スファゲートで形成される正帰還ループでサンプリング
したデータを保持する。ここで、トランスファゲートの
クロック信号はクロック入力端子Ｃから入力したクロッ
クの正・反両相の信号を、サンプリング用のＭＯＳトラ
ンスファゲート（ＭＰ０、ＭＮ０）と保持用のＭＯＳト
ランスファゲート（ＭＰ１、ＭＮ１）が相補的に動作す
るように与えられる。データ入力端子Ｄに設けられたイ
ンバータＩＮＶ０は、入力端子インピーダンスがラッチ
動作に依存して変化しないようにするためのバッファ回
路である。また、正帰還ループのゲートＮＡＮＤ０はリ
セット入力端子Ｒから入力した信号で内部をリセットす
るためのものである。スレーブラッチは、マスタラッチ
の正帰還ループのデータをＰチャネルＭＯＳトランジス
タＭＰ２とＮチャネルＭＯＳトランジスタＭＮ２とを並
列接続したトランスファゲートでサンプリングし、ゲー
トＮＡＮＤ１、インバータＩＮＶ２およびＰチャネルＭ
ＯＳトランジスタＭＰ３とＮチャネルＭＯＳトランジス
タＭＮ３を並列接続したトランスファゲートで形成され
る正帰還ループでサンプリングしたデータを保持する。
【０００３】図３では、マスタラッチはクロック入力Ｃ
が論理「１」のときに保持動作、論理「０」のときに非
保持動作（つまり、入力変化が出力に伝達する）になっ
ており、スレーブラッチはその逆になっている。したが
って、フリップフロップ全体の動作としては、クロック
Ｃが論理「０」から論理「１」に立ち下がるときに入力
データをサンプリングし、その値を出力Ｑに伝達するエ
ッジトリガ動作になる。なお、スレーブラッチのデータ
はインバータＩＮＶ３を介して出力端子Ｑから出力する
ので、負荷がラッチ動作に影響を与えない。
【０００４】
【発明が解決しようとする課題】このような従来のフリ
ップフロップ回路では、データ入力端子Ｄおよびデータ
出力端子Ｑにはバッファ回路としてインバータＩＮＶ０
およびＩＮＶ３がそれぞれ設けられているものの、マス
タラッチの正帰還ループから直接にスレーブラッチのト
ランスファゲートが接続されているので、スレーブラッ
チの状態がマスタラッチに影響する。これは、クロック
入力ｃの立ち上がり近くでデータ入力Ｄが変化する場合
に問題になる。これを図４のタイムチャートで説明する
。図４は、論理「０」状態が保持されている図３のフリ
ップフロップ回路でクロックＣ立ち上がり時直前にデー
タ入力ｄが「０」から「１」に変化した様子を示してい
る。図中のＩのタイミングでデータ入力ｄは「０」から
「１」に変化しはじめるが、ＩＩのタイミングでクロッ
クｃが変化し始め、ＭＯＳトランスファゲート（ＭＰ０
、ＭＮ０）が閉じ始めるのでＩＮＶ１入力ノードの変化
が遅くなる。その上、スレーブラッチのトランスファゲ
ート（ＭＰ２、ＭＮ２）がオンしだすことによりスレー
ブラッチ内の論理「０」のノードにＩＮＶ１の出力ノー
ドの電荷が吸い出され、結局マスタラッチは「１」に反
転できないままで終わる。この現象はいわゆる「セット
アップ時間が足りない」という状態である。図４のクロ
ック入力ｃとデータ入力ｄのタイミングはマージンの無
い動作状態を表しているが、問題となるのは図４のシー
ケンスがスレーブラッチの保持状態に依存していること
である。すなわち、図４のシーケンスでスレーブラッチ
が論理「１」を保持していれば、スレーブラッチの電荷
が逆にマスタラッチを反転させる方向に働くわけである
。この場合はセットアップタイムは小さくても良い。 このような回路では、セットアップタイムは当然「最悪
」の値に設定せざるを得ない。すなわち、スレーブラッ
チ内の電位の影響を受けてもマスタラッチが反転できる
だけのマージンを与える必要がある。
【０００５】本発明は、このような欠点を除去するもの
で、スレーブラッチの状態によりマスタラッチへ影響を
与えないフリップフロップ回路を提供することを目的と
する。
【０００６】
【課題を解決するための手段】本発明は、互いに逆相の
クロックで相補動作して入力データ電位をサンプリング
するＭＯＳトランスファゲートとこのＭＯＳトランスフ
ァゲートでサンプリングされた電位を保持する正帰還ル
ープとをそれぞれに含み、従属接続された２つのラッチ
回路を備えたフリップフロップ回路において、前段のラ
ッチ回路の正帰還ループと後段のラッチ回路のＭＯＳト
ランスファゲートの入力との間に挿入れたバッファ回路
を備えたことを特徴とする。
【０００７】
【作用】マスタラッチとスレーブラッチとの間のバッフ
ァ回路によりマスタラッチの動作にスレーブラッチの状
態が影響を与えない。したがって、セットアップタイム
を短縮することができる。
【０００８】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１はこの実施例の回路構成図である。
【０００９】この実施例は、図１に示すように、互いに
逆相のクロックで相補動作して入力データ電位をサンプ
リングするＭＯＳトランスファゲート（ＭＰ０、ＭＮ０
）または（ＭＰ２、ＭＮ２）とこのＭＯＳトランスファ
ゲート（ＭＰ０、ＭＮ０）または（ＭＰ２、ＭＮ２）で
サンプリングされた電位を保持する正帰還ループである
インバータＩＮＶ１、ゲートＮＡＮＤ０　およびＭＯＳ
トランスファゲート（ＭＰ２、ＭＮ２）または（　イン
バータＩＮＶ２、ゲートＮＡＮＤ１　およびＭＯＳトラ
ンスファゲート（ＭＰ３、ＭＮ３）とをそれぞれに含み
、従属接続された２つのラッチ回路であるマスタラッチ
（　スレーブラッチ）　を備え、さらに、本発明の特徴
とする手段として、前段のラッチ回路であるマスタラッ
チの正帰還ループと後段のラッチ回路であるスレーブラ
ッチのＭＯＳトランスファゲートの入力との間に挿入れ
たバッファ回路を備える。
【００１０】次にこの実施例の動作を説明する。マスタ
ラッチの構成動作は図３の従来例と同一である。すなわ
ち、クロックＣが論理「０」の期間はＭＯＳトランスフ
ァゲートＭＰ０およびＭＮ０はオン状態になり、インバ
ータＩＮＶ０を介してデータ入力端子Ｄからのデータを
ラッチ内部に取り込み、クロックＣが論理「１」になる
とＭＯＳトランスファゲート（ＭＰ１、ＭＮ１）がオン
状態になり、インバータＩＮＶ１およびゲートＮＡＮＤ
０から成る正帰還ループでそのデータを保持する。スレ
ーブラッチへはインバータＩＮＶ２をバッファ回路とし
てデータを伝達し、そのデータはクロック入力ｃが論理
「１」の期間にＭＯＳトランスファゲート（ＭＰ２、Ｍ
Ｎ２）がオン状態になってラッチ内部に取り込み、クロ
ックＣが論理「０」の期間にＭＯＳトランスファゲート
（ＭＰ３、ＭＮ３）がオンとなってインバータＩＮＶ３
およびゲートＮＡＮＤ１から成る正帰還ループで保持す
る。データ出力端子Ｑへの出力がインバータＩＮＶ３の
前段からインバータＩＮＶ４を介して取り出されている
のは、データ入力端子Ｄと論理極性を合わせるためであ
る。また、従来例と違ってマスタラッチのゲートＮＡＮ
Ｄ１がインバータＩＮＶ３の後にあるのは、リセット信
号Ｒが論理「０」のときに正しくデータ出力端子Ｑに論
理「０」が出力されるためである。
【００１１】このフリップフロップ回路でクロック入力
ｃの立ち上がりの直前でデータ入力Ｄが「０」から「１
」へ変化してマスタラッチの内部を反転させる場合のタ
イムチャートを図２に示す。図中のＩのタイミングでデ
ータが変化しはじめ、ＩＩのタイミングでクロックが変
化しはじめ、トランスファゲート（ＭＰ０、ＭＮ０）が
オフしはじめることによりインバータＩＮＶ１の入力変
化が遅くなる。しかし、インバータＩＮＶ２を介してス
レーブラッチのトランスファゲートと接続されているの
で、トランスファゲートＭＰ２およびＭＮ２がオンしは
じめてもスレーブラッチの保持状態はマスタラッチに影
響しない。すなわち、スレーブラッチ内の電荷がマスタ
ラッチの反転を遅らせることはない。したがって、クロ
ックの立ち上がり直前のデータ変化でもマスタラッチを
反転させることが可能である。すなわち、セットアップ
タイムが小さくても動作できる。
【００１２】
【発明の効果】本発明は、以上説明したように、マスタ
ラッチとスレーブラッチの間をバッファ回路を介して接
続したので、マスタラッチの動作にスレーブラッチの状
態が影響を与えることなく、したがってセットアップタ
イムを小さくすることができる効果がある。
【図面の簡単な説明】
【図１】　　本発明実施例の構成を示すブロック構成図
。
【図２】　　本発明実施例の動作を示す波形図。
【図３】　　従来例の構成を示すブロック構成図。
【図４】　　従来例の動作を示す波形図。
【符号の説明】
Ｄ　　　　　　　　データ入力端子 Ｃ　　　　　　　　クロック端子 Ｒ　　　　　　　　リセット端子 Ｑ　　　　　　　　データ出力端子 ＩＮＶ　　　　インバータ ＮＡＮＤ　　ゲート

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　互いに逆相のクロックで相補動作して
    入力データ電位をサンプリングするＭＯＳトランスファ
    ゲートとこのＭＯＳトランスファゲートでサンプリング
    された電位を保持する正帰還ループとをそれぞれに含み
    、従属接続された２つのラッチ回路を備えたフリップフ
    ロップ回路において、前段のラッチ回路の正帰還ループ
    と後段のラッチ回路のＭＯＳトランスファゲートの入力
    との間に挿入れたバッファ回路を備えたことを特徴とす
    るフリップフロップ回路。
JP3045934A 1991-02-18 1991-02-18 フリップフロップ回路 Pending JPH04263510A (ja)

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