JPH06104701A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH06104701A JPH06104701A JP4254411A JP25441192A JPH06104701A JP H06104701 A JPH06104701 A JP H06104701A JP 4254411 A JP4254411 A JP 4254411A JP 25441192 A JP25441192 A JP 25441192A JP H06104701 A JPH06104701 A JP H06104701A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- flip
- flop
- clock
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】リセット状態およびセット状態での消費電力を
低減する。 【構成】マスタフリップフロップ１のみを制御し、リセ
ットまたはセット状態を設定しこのリセットまたはセッ
ト状態ではクロックＣＰを無効とする制御回路４を備え
る。
低減する。 【構成】マスタフリップフロップ１のみを制御し、リセ
ットまたはセット状態を設定しこのリセットまたはセッ
ト状態ではクロックＣＰを無効とする制御回路４を備え
る。
Description
【０００１】
【産業上の利用分野】本発明はフリップフロップ回路に
関し、特にマスタスレーブ型のフリップフロップ回路に
関する。
関し、特にマスタスレーブ型のフリップフロップ回路に
関する。
【０００２】
【従来の技術】従来のこの種のフリップフロップ回路
は、図２に示すように、ＮＯＲゲートＮ１１，Ｎ１２と
トランスファゲートＧ１１，Ｇ１２とから成るマスタフ
リップフロップ１と、ＮＯＲゲートＮ２１，Ｎ２２とト
ランスファゲートＧ２１，Ｇ２２とから成るスレーブフ
リップフロップ２と、クロックＣＰを反転しさらにこれ
を反転するインバータＩ１，Ｉ２とを備えて構成されて
いた。トランスファゲートＧ１１，Ｇ１２，Ｇ２１，Ｇ
２２は、それぞれＰチャンネルＭＯＳトランジスタとＮ
チャンネルＭＯＳトランジスタとから成る。
は、図２に示すように、ＮＯＲゲートＮ１１，Ｎ１２と
トランスファゲートＧ１１，Ｇ１２とから成るマスタフ
リップフロップ１と、ＮＯＲゲートＮ２１，Ｎ２２とト
ランスファゲートＧ２１，Ｇ２２とから成るスレーブフ
リップフロップ２と、クロックＣＰを反転しさらにこれ
を反転するインバータＩ１，Ｉ２とを備えて構成されて
いた。トランスファゲートＧ１１，Ｇ１２，Ｇ２１，Ｇ
２２は、それぞれＰチャンネルＭＯＳトランジスタとＮ
チャンネルＭＯＳトランジスタとから成る。
【０００３】次に、従来のフリップフロップ回路の動作
について説明する。
について説明する。
【０００４】図３は、従来のフリップフロップ回路の動
作の一例を示すタイムチャートである。
作の一例を示すタイムチャートである。
【０００５】端子ＴＤからデータ信号Ｄが、端子ＴＣか
らクロックＣＰがそれぞれ入力される。端子ＴＲからの
リセット信号Ｒが″Ｌ″のときはＮＯＲゲートＮ１１と
Ｎ２１とがインバータと同一機能となり、それぞれの他
の入力信号ＭとＯとを反転して出力する。一方、端子Ｔ
Ｓからのセット信号Ｓがセット信号Ｓが″Ｌ″のときは
ＮＯＲゲートＮ１２とＮ２２とがインバータと同一機能
となり、それぞれの他の入力信号ｎ１１とｎ２１とを反
転してそれぞれ信号Ｍと信号Ｏとして出力する。
らクロックＣＰがそれぞれ入力される。端子ＴＲからの
リセット信号Ｒが″Ｌ″のときはＮＯＲゲートＮ１１と
Ｎ２１とがインバータと同一機能となり、それぞれの他
の入力信号ＭとＯとを反転して出力する。一方、端子Ｔ
Ｓからのセット信号Ｓがセット信号Ｓが″Ｌ″のときは
ＮＯＲゲートＮ１２とＮ２２とがインバータと同一機能
となり、それぞれの他の入力信号ｎ１１とｎ２１とを反
転してそれぞれ信号Ｍと信号Ｏとして出力する。
【０００６】トランスファゲートＧ１１，Ｇ２２は、ク
ロックＣＰのインバータＩ１による反転クロックＣＰＲ
がＮチャンネルＭＯＳトランジスタのゲートに、また、
反転クロックＣＰＲのインバータＩ２による再反転クロ
ックＣＰＰがＰチャンネルＭＯＳトランジスタのゲート
にそれぞれ供給されているので、クロックＣＰが″Ｌ″
のときは信号導通状態となる。反対に、トランスファゲ
ートＧ１２，Ｇ２１は、反転クロックＣＰＲがＰチャン
ネルＭＯＳトランジスタのゲートに、また、再反転クロ
ックＣＰＰがＮチャンネルＭＯＳトランジスタのゲート
にそれぞれ供給されているので、クロックＣＰが″Ｈ″
のときは信号導通状態となる。
ロックＣＰのインバータＩ１による反転クロックＣＰＲ
がＮチャンネルＭＯＳトランジスタのゲートに、また、
反転クロックＣＰＲのインバータＩ２による再反転クロ
ックＣＰＰがＰチャンネルＭＯＳトランジスタのゲート
にそれぞれ供給されているので、クロックＣＰが″Ｌ″
のときは信号導通状態となる。反対に、トランスファゲ
ートＧ１２，Ｇ２１は、反転クロックＣＰＲがＰチャン
ネルＭＯＳトランジスタのゲートに、また、再反転クロ
ックＣＰＰがＮチャンネルＭＯＳトランジスタのゲート
にそれぞれ供給されているので、クロックＣＰが″Ｈ″
のときは信号導通状態となる。
【０００７】まず、リセット信号Ｒとセット信号Ｓとが
ともに″Ｌ″の状態において、データ信号Ｄは、クロッ
クＣＰが″Ｌ″のときトランスファゲートＧ１１を通過
しＮＯＲゲートＮ１２に入力され反転して信号Ｍとして
出力される。すなわち、データ信号Ｄはマスタフリップ
フロップ１に取込まれる。次に、クロックＣＰが″Ｈ″
になると、トランスファゲートＧ１１は遮断状態とな
り、代りにトランスファゲートＧ１２が信号導通状態と
なって取込まれたデータ信号Ｄをそのままのレベルで保
持する（以下、マスタフリップフロップのデータ信号保
持作用）。
ともに″Ｌ″の状態において、データ信号Ｄは、クロッ
クＣＰが″Ｌ″のときトランスファゲートＧ１１を通過
しＮＯＲゲートＮ１２に入力され反転して信号Ｍとして
出力される。すなわち、データ信号Ｄはマスタフリップ
フロップ１に取込まれる。次に、クロックＣＰが″Ｈ″
になると、トランスファゲートＧ１１は遮断状態とな
り、代りにトランスファゲートＧ１２が信号導通状態と
なって取込まれたデータ信号Ｄをそのままのレベルで保
持する（以下、マスタフリップフロップのデータ信号保
持作用）。
【０００８】ＮＯＲゲートＮ１１から出力される信号Ｍ
はスレーブフリップフロップ２に供給される。クロック
ＣＰが″Ｈ″のときは、前述のようにトランスファゲー
トＧ２１が信号導通状態であるので、信号ＭはＮＯＲゲ
ートＮ２２で反転されて出力データ信号Ｏとして端子Ｔ
Ｏを介して出力される。次に、クロックＣＰが″Ｌ″に
なると、トランスファゲートＧ２１は遮断状態となり、
代りにトランスファゲートＧ２２が信号導通状態となっ
て取込まれたデータ信号Ｄをそのままのレベルで保持
し、出力データ信号Ｏとして端子ＴＯを介して出力する
（以下、スレーブフリップフロップのデータ信号保持作
用）。したがって、クロックＣＰが″Ｌ″から″Ｈ″に
変化するタイミングでは、その直前のデータ信号Ｄの値
が出力データ信号Ｏとして出力される（以下、クロック
のサンプリング作用）。
はスレーブフリップフロップ２に供給される。クロック
ＣＰが″Ｈ″のときは、前述のようにトランスファゲー
トＧ２１が信号導通状態であるので、信号ＭはＮＯＲゲ
ートＮ２２で反転されて出力データ信号Ｏとして端子Ｔ
Ｏを介して出力される。次に、クロックＣＰが″Ｌ″に
なると、トランスファゲートＧ２１は遮断状態となり、
代りにトランスファゲートＧ２２が信号導通状態となっ
て取込まれたデータ信号Ｄをそのままのレベルで保持
し、出力データ信号Ｏとして端子ＴＯを介して出力する
（以下、スレーブフリップフロップのデータ信号保持作
用）。したがって、クロックＣＰが″Ｌ″から″Ｈ″に
変化するタイミングでは、その直前のデータ信号Ｄの値
が出力データ信号Ｏとして出力される（以下、クロック
のサンプリング作用）。
【０００９】次に、リセット信号Ｒが″Ｈ″でセット信
号Ｓが″Ｌ″の状態においては、ＮＯＲゲートＮ１１，
Ｎ２２にはそれぞれリセット信号Ｒの″Ｈ″が入力され
るのでデータ信号Ｍ，ｎ２１のレベルと無関係に出力
が″Ｌ″となり、出力信号Ｏとして出力される。つま
り、クロックＣＰとデータ信号Ｄとのレベル状態に無関
係に、出力端子ＴＯからは″Ｌ″が出力されるリセット
状態となる。その後、リセット信号Ｒが″Ｌ″に変化す
ると、クロックＣＰが″Ｈ″の場合は上記マスタフリッ
プフロップのデータ信号保持作用によりマスタフリップ
フロップ１にリセット状態のレベルが保持される。クロ
ックＣＰが″Ｌ″の場合は上記スレーブフリップフロッ
プのデータ信号保持作用により、スレーブフリップフロ
ップ２にリセット状態のレベルが保持される。このリセ
ット保持状態は、上記クロックのサンプリング作用が起
るまで継続する。
号Ｓが″Ｌ″の状態においては、ＮＯＲゲートＮ１１，
Ｎ２２にはそれぞれリセット信号Ｒの″Ｈ″が入力され
るのでデータ信号Ｍ，ｎ２１のレベルと無関係に出力
が″Ｌ″となり、出力信号Ｏとして出力される。つま
り、クロックＣＰとデータ信号Ｄとのレベル状態に無関
係に、出力端子ＴＯからは″Ｌ″が出力されるリセット
状態となる。その後、リセット信号Ｒが″Ｌ″に変化す
ると、クロックＣＰが″Ｈ″の場合は上記マスタフリッ
プフロップのデータ信号保持作用によりマスタフリップ
フロップ１にリセット状態のレベルが保持される。クロ
ックＣＰが″Ｌ″の場合は上記スレーブフリップフロッ
プのデータ信号保持作用により、スレーブフリップフロ
ップ２にリセット状態のレベルが保持される。このリセ
ット保持状態は、上記クロックのサンプリング作用が起
るまで継続する。
【００１０】次に、リセット信号Ｒが″Ｌ″でセット信
号Ｓが″Ｈ″の状態においては、ＮＯＲゲートＮ１２，
Ｎ２１にはそれぞれセット信号Ｓの″Ｈ″が入力される
のでデータ信号ｎ１１，Ｏのレベルと無関係に出力が″
Ｌ″となり、ＮＯＲゲートＮ２２で反転された″Ｈ″が
出力信号Ｏとして出力される。つまり、クロックＣＰと
データ信号Ｄとのレベル状態に無関係に、出力端子ＴＯ
からは″Ｈ″が出力されるセット状態となる。その後、
セット信号Ｓが″Ｌ″に変化すると、クロックＣＰが″
Ｈ″の場合は上記マスタフリップフロップのデータ信号
保持作用によりマスタフリップフロップ１にセット状態
のレベルが保持される。クロックＣＰが″Ｌ″の場合は
上記スレーブフリップフロップのデータ信号保持作用に
より、スレーブフリップフロップ２にセット状態のレベ
ルが保持される。このセット保持状態は、上記クロック
のサンプリング作用が起るまで継続するというものであ
った。
号Ｓが″Ｈ″の状態においては、ＮＯＲゲートＮ１２，
Ｎ２１にはそれぞれセット信号Ｓの″Ｈ″が入力される
のでデータ信号ｎ１１，Ｏのレベルと無関係に出力が″
Ｌ″となり、ＮＯＲゲートＮ２２で反転された″Ｈ″が
出力信号Ｏとして出力される。つまり、クロックＣＰと
データ信号Ｄとのレベル状態に無関係に、出力端子ＴＯ
からは″Ｈ″が出力されるセット状態となる。その後、
セット信号Ｓが″Ｌ″に変化すると、クロックＣＰが″
Ｈ″の場合は上記マスタフリップフロップのデータ信号
保持作用によりマスタフリップフロップ１にセット状態
のレベルが保持される。クロックＣＰが″Ｌ″の場合は
上記スレーブフリップフロップのデータ信号保持作用に
より、スレーブフリップフロップ２にセット状態のレベ
ルが保持される。このセット保持状態は、上記クロック
のサンプリング作用が起るまで継続するというものであ
った。
【００１１】
【発明が解決しようとする課題】上述した従来のフリッ
プフロップ回路は、トランスフアァゲートの開閉を制御
する反転クロックおよび再反転クロックを生成するため
の縦続接続した２段のインバータを備え、リセット状態
あるいはセット状態にあるとき、上記インバータおよび
マスタフリップフロップのＮＯＲゲートがクロック入力
に依存して動作するので、クロック周波数に比例して消
費電力が増大するという欠点があった。
プフロップ回路は、トランスフアァゲートの開閉を制御
する反転クロックおよび再反転クロックを生成するため
の縦続接続した２段のインバータを備え、リセット状態
あるいはセット状態にあるとき、上記インバータおよび
マスタフリップフロップのＮＯＲゲートがクロック入力
に依存して動作するので、クロック周波数に比例して消
費電力が増大するという欠点があった。
【００１２】
【課題を解決するための手段】本発明のフリップフロッ
プ回路は、それぞれデータを保持しリセット信号または
セット信号によりリセットまたはセット状態が設定され
るマスタフリップフロップとスレーブフリップフロップ
とを備えるフリップフロップ回路において、前記マスタ
フリップフロップのみを制御し前記リセット信号または
セット信号により前記リセットまたはセット状態を設定
し前記リセットまたはセット状態ではクロックを無効と
する制御回路を備えて構成されている。
プ回路は、それぞれデータを保持しリセット信号または
セット信号によりリセットまたはセット状態が設定され
るマスタフリップフロップとスレーブフリップフロップ
とを備えるフリップフロップ回路において、前記マスタ
フリップフロップのみを制御し前記リセット信号または
セット信号により前記リセットまたはセット状態を設定
し前記リセットまたはセット状態ではクロックを無効と
する制御回路を備えて構成されている。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明のフリップフロップ回路の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【００１５】本実施例のフリップフロップ回路は、図１
に示すように、従来例と同様のＮＯＲゲートＮ１１，Ｎ
１２とトランスファゲートＧ１１，Ｇ１２とから成るマ
スタフリップフロップ１と、インバータＩ３１，Ｉ３２
とトランスファゲートＧ２１，Ｇ２２とから成るスレー
ブフリップフロップ３と、クロックＣＰとリセット信号
Ｒとセット信号Ｓとが入力しクロックＣＰを反転するＮ
ＯＲ回路Ｎ４１とＮＯＲ回路Ｎ４１の出力をさらに反転
するインバータＩ４１とから成る制御回路４とを備えて
構成されている。
に示すように、従来例と同様のＮＯＲゲートＮ１１，Ｎ
１２とトランスファゲートＧ１１，Ｇ１２とから成るマ
スタフリップフロップ１と、インバータＩ３１，Ｉ３２
とトランスファゲートＧ２１，Ｇ２２とから成るスレー
ブフリップフロップ３と、クロックＣＰとリセット信号
Ｒとセット信号Ｓとが入力しクロックＣＰを反転するＮ
ＯＲ回路Ｎ４１とＮＯＲ回路Ｎ４１の出力をさらに反転
するインバータＩ４１とから成る制御回路４とを備えて
構成されている。
【００１６】次に、本実施例の動作について説明する。
【００１７】まず、リセット信号Ｒとセット信号Ｓとが
ともに″Ｌ″の状態においては、ＮＯＲゲートＮ４１の
機能はインバータと同一機能となる。また、スレーブフ
リップフロップ３は従来のＮＯＲゲートＮ２１，Ｎ２２
の代りにインバータＩ３１，Ｉ３２を用いているため、
リセット信号Ｒとセット信号Ｓとのレベルに無関係に従
来のスレーブフリップフロップ２と同一の動作を行な
う。したがって、この場合の本実施例の動作は、前述の
従来例の動作と同様であり、クロックのサンプリング作
用により、その直前のデータ信号Ｄの値がデータ出力Ｏ
として出力端子ＴＯから出力される。
ともに″Ｌ″の状態においては、ＮＯＲゲートＮ４１の
機能はインバータと同一機能となる。また、スレーブフ
リップフロップ３は従来のＮＯＲゲートＮ２１，Ｎ２２
の代りにインバータＩ３１，Ｉ３２を用いているため、
リセット信号Ｒとセット信号Ｓとのレベルに無関係に従
来のスレーブフリップフロップ２と同一の動作を行な
う。したがって、この場合の本実施例の動作は、前述の
従来例の動作と同様であり、クロックのサンプリング作
用により、その直前のデータ信号Ｄの値がデータ出力Ｏ
として出力端子ＴＯから出力される。
【００１８】次に、リセット信号Ｒが″Ｈ″でセット信
号Ｓが″Ｌ″の状態においては、リセット信号Ｒの″
Ｈ″によりクロック信号ＣＰのレベルに無関係にＮＯＲ
ゲートＮ４１の出力すなわち反転クロックＣＰＲは″
Ｌ″に、インバータＩ４１の出力すなわち再反転クロッ
クＣＰＰは″Ｈ″となる。したがって、トランスフアゲ
ートＧ１１，Ｇ２２が信号遮断状態、トランスフアゲー
トＧ１２，Ｇ２１が信号導通状態となる。したがって、
従来例と同様に、クロックＣＰとデータ信号Ｄとのレベ
ル状態に無関係に、出力端子ＴＯからは″Ｌ″が出力さ
れるリセット状態となる。その後、リセット信号Ｒが″
Ｌ″に変化すると、クロックＣＰが″Ｈ″の場合は上記
マスタフリップフロップのデータ信号保持作用によりマ
スタフリップフロップ１にリセット状態のレベルが保持
される。クロックＣＰが″Ｌ″の場合は上記スレーブフ
リップフロップのデータ信号保持作用により、スレーブ
フリップフロップ３にリセット状態のレベルが保持され
る。このリセット保持状態は、上記クロックのサンプリ
ング作用が起るまで継続する。
号Ｓが″Ｌ″の状態においては、リセット信号Ｒの″
Ｈ″によりクロック信号ＣＰのレベルに無関係にＮＯＲ
ゲートＮ４１の出力すなわち反転クロックＣＰＲは″
Ｌ″に、インバータＩ４１の出力すなわち再反転クロッ
クＣＰＰは″Ｈ″となる。したがって、トランスフアゲ
ートＧ１１，Ｇ２２が信号遮断状態、トランスフアゲー
トＧ１２，Ｇ２１が信号導通状態となる。したがって、
従来例と同様に、クロックＣＰとデータ信号Ｄとのレベ
ル状態に無関係に、出力端子ＴＯからは″Ｌ″が出力さ
れるリセット状態となる。その後、リセット信号Ｒが″
Ｌ″に変化すると、クロックＣＰが″Ｈ″の場合は上記
マスタフリップフロップのデータ信号保持作用によりマ
スタフリップフロップ１にリセット状態のレベルが保持
される。クロックＣＰが″Ｌ″の場合は上記スレーブフ
リップフロップのデータ信号保持作用により、スレーブ
フリップフロップ３にリセット状態のレベルが保持され
る。このリセット保持状態は、上記クロックのサンプリ
ング作用が起るまで継続する。
【００１９】次に、リセット信号Ｒが″Ｌ″でセット信
号Ｓが″Ｈ″の状態においては、セット信号Ｓの″Ｈ″
により、同様に、クロック信号ＣＰのレベルに無関係に
反転クロックＣＰＲは″Ｌ″に、再反転クロックＣＰＰ
は″Ｈ″となりトランスフアゲートＧ１１，Ｇ２２が信
号遮断状態、トランスフアゲートＧ１２，Ｇ２１が信号
導通状態となる。従来例と同様に、クロックＣＰとデー
タ信号Ｄとのレベル状態に無関係に、出力端子ＴＯから
は″Ｈ″が出力されるセット状態となる。その後、セッ
ト信号Ｓが″Ｌ″に変化すると、クロックＣＰが″Ｈ″
の場合は上記マスタフリップフロップのデータ信号保持
作用によりマスタフリップフロップ１にセット状態のレ
ベルが保持される。クロックＣＰが″Ｌ″の場合は上記
スレーブフリップフロップのデータ信号保持作用によ
り、スレーブフリップフロップ２にセット状態のレベル
が保持される。このセット保持状態は、上記クロックの
サンプリング作用が起るまで継続する。
号Ｓが″Ｈ″の状態においては、セット信号Ｓの″Ｈ″
により、同様に、クロック信号ＣＰのレベルに無関係に
反転クロックＣＰＲは″Ｌ″に、再反転クロックＣＰＰ
は″Ｈ″となりトランスフアゲートＧ１１，Ｇ２２が信
号遮断状態、トランスフアゲートＧ１２，Ｇ２１が信号
導通状態となる。従来例と同様に、クロックＣＰとデー
タ信号Ｄとのレベル状態に無関係に、出力端子ＴＯから
は″Ｈ″が出力されるセット状態となる。その後、セッ
ト信号Ｓが″Ｌ″に変化すると、クロックＣＰが″Ｈ″
の場合は上記マスタフリップフロップのデータ信号保持
作用によりマスタフリップフロップ１にセット状態のレ
ベルが保持される。クロックＣＰが″Ｌ″の場合は上記
スレーブフリップフロップのデータ信号保持作用によ
り、スレーブフリップフロップ２にセット状態のレベル
が保持される。このセット保持状態は、上記クロックの
サンプリング作用が起るまで継続する。
【００２０】以上述べたように、本実施例におけるリセ
ット保持状態およびセット保持状態では、ＮＯＲゲート
４１の出力すなわち反転クロックＣＰＲが″Ｌ″に、イ
ンバータＩ４１の出力すなわち再反転クロックＣＰＰ
が″Ｈ″にそれぞれ固定されており、したがって、トラ
ンスファゲートＧ１１が信号遮断状態にあるため、クロ
ックＣＰとデータ信号Ｄとのレベル状態と無関係にフリ
ップフロップ回路内の全ての素子は動作を停止してい
る。
ット保持状態およびセット保持状態では、ＮＯＲゲート
４１の出力すなわち反転クロックＣＰＲが″Ｌ″に、イ
ンバータＩ４１の出力すなわち再反転クロックＣＰＰ
が″Ｈ″にそれぞれ固定されており、したがって、トラ
ンスファゲートＧ１１が信号遮断状態にあるため、クロ
ックＣＰとデータ信号Ｄとのレベル状態と無関係にフリ
ップフロップ回路内の全ての素子は動作を停止してい
る。
【００２１】
【発明の効果】以上説明したように、本発明のフリップ
フロップ回路は、マスタフリップフロップのみを制御
し、リセットまたはセット状態を設定しこのリセットま
たはセット状態ではクロックを無効とする制御回路を備
えるので、上記リセットまたはセット状態ではクロック
信号の周波数に無関係に回路動作が停止することにより
消費電力を低減できるという効果がある。
フロップ回路は、マスタフリップフロップのみを制御
し、リセットまたはセット状態を設定しこのリセットま
たはセット状態ではクロックを無効とする制御回路を備
えるので、上記リセットまたはセット状態ではクロック
信号の周波数に無関係に回路動作が停止することにより
消費電力を低減できるという効果がある。
【図１】本発明のフリップフロップ回路の一実施例を示
す回路図である。
す回路図である。
【図２】従来のフリップフロップ回路の一例を示す回路
図である。
図である。
【図３】従来のフリップフロップ回路における動作の一
例を示すタイムチャートである。
例を示すタイムチャートである。
１，３ マスタフリップフロップ ２ スレーブフリップフロップ ４ 制御回路 Ｇ１１，Ｇ１２，Ｇ２１，Ｇ２２ トランスファゲー
ト Ｉ１，Ｉ２，Ｉ３１，Ｉ３２，Ｉ４１ インバータ Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２，Ｎ４１ ＮＯＲゲ
ート
ト Ｉ１，Ｉ２，Ｉ３１，Ｉ３２，Ｉ４１ インバータ Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２，Ｎ４１ ＮＯＲゲ
ート
Claims (2)
- 【請求項１】 それぞれデータを保持しリセット信号ま
たはセット信号によりリセットまたはセット状態が設定
されるマスタフリップフロップとスレーブフリップフロ
ップとを備えるフリップフロップ回路において、 前記マスタフリップフロップのみを制御し前記リセット
信号またはセット信号により前記リセットまたはセット
状態を設定し前記リセットまたはセット状態ではクロッ
クを無効とする制御回路を備えることを特徴とするフリ
ップフロップ回路。 - 【請求項２】 前記制御回路が前記クロックと前記リセ
ット信号およびセット信号とを入力し反転クロックを生
成する第三のＮＯＲ回路と反転クロックを再反転し再反
転クロックを生成するインバータとを備え、 前記マスタフリップフロップが前記反転クロックおよび
再反転クロックによりそれぞれ前記データの通過遮断を
制御する第一および第二のトランスフアゲートと、それ
ぞれ前記第一のトランスフアゲートの出力と前記リセッ
ト信号および第二のトランスフアゲートの出力とセット
信号とを入力する第一および第二のＮＯＲ回路を備える
ことを特徴とする請求項１記載のフリップフロップ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254411A JPH06104701A (ja) | 1992-09-24 | 1992-09-24 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254411A JPH06104701A (ja) | 1992-09-24 | 1992-09-24 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104701A true JPH06104701A (ja) | 1994-04-15 |
Family
ID=17264606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4254411A Pending JPH06104701A (ja) | 1992-09-24 | 1992-09-24 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104701A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996021272A1 (en) * | 1994-12-30 | 1996-07-11 | Intel Corporation | A pulsed flip-flop circuit |
| US5708380A (en) * | 1996-01-31 | 1998-01-13 | Hughes Electronics | Test for hold time margins in digital systems |
| JP2007336482A (ja) * | 2006-06-19 | 2007-12-27 | Toshiba Corp | 半導体集積回路装置 |
| CN105122646A (zh) * | 2013-04-12 | 2015-12-02 | 高通股份有限公司 | 具有降低的保留电压的触发器 |
-
1992
- 1992-09-24 JP JP4254411A patent/JPH06104701A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996021272A1 (en) * | 1994-12-30 | 1996-07-11 | Intel Corporation | A pulsed flip-flop circuit |
| US5557225A (en) * | 1994-12-30 | 1996-09-17 | Intel Corporation | Pulsed flip-flop circuit |
| US5708380A (en) * | 1996-01-31 | 1998-01-13 | Hughes Electronics | Test for hold time margins in digital systems |
| JP2007336482A (ja) * | 2006-06-19 | 2007-12-27 | Toshiba Corp | 半導体集積回路装置 |
| US8395431B2 (en) | 2006-06-19 | 2013-03-12 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US8558595B2 (en) | 2006-06-19 | 2013-10-15 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| CN105122646A (zh) * | 2013-04-12 | 2015-12-02 | 高通股份有限公司 | 具有降低的保留电压的触发器 |
| EP2984756A2 (en) * | 2013-04-12 | 2016-02-17 | Qualcomm Incorporated | A flip-flop with reduced retention voltage |
| JP2016518785A (ja) * | 2013-04-12 | 2016-06-23 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 保持電圧を低減したフリップフロップ |
| CN105122646B (zh) * | 2013-04-12 | 2018-09-07 | 高通股份有限公司 | 具有降低的保留电压的触发器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5497114A (en) | Flip-flop circuit | |
| US4843254A (en) | Master-slave flip-flop circuit with three phase clocking | |
| KR100294997B1 (ko) | 스태틱다이나믹논리회로 | |
| JPH04263510A (ja) | フリップフロップ回路 | |
| JPH05144273A (ja) | 半導体集積回路装置 | |
| JPH05199080A (ja) | 相補型論理回路 | |
| US4479065A (en) | Chattering preventive circuit | |
| JPH06104701A (ja) | フリップフロップ回路 | |
| JPH10190416A (ja) | フリップフロップ回路 | |
| JPH03192915A (ja) | フリップフロップ | |
| JPH05206791A (ja) | Ｄ型フリップフロップ | |
| KR100190301B1 (ko) | 파이프라인 출력 기능을 갖는 동기식 기억소자의 출력 회로 | |
| JPS6149688B2 (ja) | ||
| JPH1056360A (ja) | ラッチ回路 | |
| US4326277A (en) | Electronic timepiece | |
| JPH05335899A (ja) | フリップフロップ回路 | |
| JPS63103512A (ja) | フリツプフロツプ回路 | |
| JPH0731656B2 (ja) | 非同期信号同期化回路 | |
| JPS62258514A (ja) | フリツプフロツプ回路 | |
| JP2735268B2 (ja) | Ｌｓｉの出力バッファ | |
| KR100211078B1 (ko) | 하프 래치 회로 | |
| JPS63253598A (ja) | Ｒｏｍ装置 | |
| JPH0779151A (ja) | 半導体装置 | |
| JPH06260901A (ja) | ラッチ回路及びフリップフロップ回路 | |
| JPH06236691A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990420 |