JP2524467B2 - 自動位相制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は入力データと入力クロッ
クおよびデータの先頭を示す入力フレームパルスを有す
るデータ受信回路の自動位相制御回路に関するものであ
る。

【０００２】

【従来の技術】従来のデータ受信回路の一例を図６に示
し説明する。従来のデータ受信回路はこの図６に示すよ
うに、入力データ４１と入力クロック４３を入力とする
フリップフロップ４４と、入力フレームパルス４２と入
力クロック４３を入力とするフレームカウンタ回路４５
を有している。そして、従来、この種のデータ受信回路
では、入力データ４１および入力フレームパルス４２と
入力クロック４３との位相関係は、前段の回路で位相管
理されデータ受信回路に入力される。

【０００３】

【発明が解決しようとする課題】この従来のデータ受信
回路では、入力データおよび入力フレームパルスと入力
クロックの位相関係は、安全にラッチできる位相に詳細
に位相設計を行う必要があり、特に高速回路では、位相
差の見積が困難であるという問題があった。本発明はか
かる問題を解決するためになされたもので、入力クロッ
クに対し入力データおよび入力フレームパルスの位相を
自動調節する自動位相制御回路を得ることを目的とす
る。

【０００４】

【課題を解決するための手段】本発明の自動位相制御回
路は、入力データと入力クロックおよびデータの先頭を
示す入力フレームパルスを有するデータ受信回路におい
て、上記入力フレームパルスを段階的に遅延させること
のできる遅延挿入回路と、この遅延挿入回路の出力する
遅延フレームパルスを、上記入力クロックを反転し逆相
でラッチする第１のフリップフロップと、上記入力クロ
ックを入力とする遅延回路で所定の微小遅延量の遅延を
与え正相でラッチする第２のフリップフロップと、上記
遅延フレームパルスの先頭の１タイムスロットのＬレベ
ル後のＨレベル時の前記入力クロックの最初の立ち上が
りでＨレベルとなり、１タイムスロットの間Ｈレベルを
持続する位相判定パルスをフレーム毎に出力するフレー
ムカウンタ回路と、このフレームカウンタ回路の出力す
る位相判定パルスと上記第１および第２のフリップフロ
ップの出力する逆相パルスおよび正相パルスにより位相
判定を行い、位相判定パルスが立ち上がったとき逆相パ
ルスおよび正相パルスがともにＬレベルの場合は遅延量
減少のための信号を出力し、位相判定パルスが立ち上が
ったとき逆相パルスおよび正相パルスがともにＨレベル
の場合は遅延量増加のための信号を出力する位相判定回
路と、この位相判定回路の出力により上記遅延挿入回路
の遅延量を調節するアップダウンカウンタを備えるもの
である。

【０００５】

【作用】本発明においては、入力クロックの立ち下がり
と立上がりを利用することにより、フレームパルスとの
位相差を検出し、無瞬断で位相差を最適値に制御する。

【０００６】これについて詳記すれば、遅延フレームパ
ルスを、フレームパルス位置で入力クロックの立上がり
でラッチした結果と、その半クロック前の立ち下がりで
ラッチした結果を位相判定回路で比較し、遅延フレーム
パルスの位相がクロックの立ち下がりおよび立上がりの
エッジに対し、現在どの位相にあるかを判定し、遅延フ
レームパルスと入力クロックの位相によりアップおよび
ダウンの各信号を出力しアップダウンカウンタを動作さ
せる。このカウンタ値を上記遅延挿入回路に入力し、カ
ウント値に応じた遅延を入力データおよび入力フレーム
パルスに与える。この動作を繰返すことにより、常に最
適な位相に入力データおよび入力フレームを調節するこ
とを可能とする。

【０００７】

【実施例】つぎに本発明について図面を参照して説明す
る。図１は本発明による自動位相制御回路の一実施例を
示すブロック図で、この図１は本発明の一実施例の自動
位相制御回路を有するデータ受信回路の構成図であり、
図２はこの図１における遅延挿入回路の構成例を示すブ
ロック図である。

【０００８】図１において、４は入力データ１を入力と
し遅延データ６を出力する遅延挿入回路、５はデータの
先頭を示す入力フレームパルス２を段階的に遅延させる
ことのできる遅延挿入回路、８は入力クロック３を入力
とする遅延回路、９は遅延挿入回路５の出力する遅延フ
レームパルス７を、入力クロック３を反転回路１５で反
転し逆相でラッチするフリップフロップ、１０は遅延回
路８で遅延を与え正相でラッチするフリップフロップ、
１１は遅延挿入回路５から出力される遅延フレームパル
ス７と入力クロック３により１フレームをカウントする
フレームカウンタ回路、１３はこのフレームカウンタ回
路１１の出力する位相判定パルス１２とフリップフロッ
プ９および１０の出力する逆相パルスおよび正相パルス
により位相判定を行う位相判定回路、１４はこの位相判
定回路１３の出力により遅延挿入回路４および５の遅延
量を調節するアップダウンカウンタである。

【０００９】つぎにこの図１に示す実施例の動作を説明
する。まず、入力データ１は遅延挿入回路４に入力し遅
延データ６を出力する。入力フレームパルス２はフレー
ムの先頭で１タイムスロット（ＴＳ）のＬＯＷパルスの
形式をとり、遅延挿入回路５に入力し遅延フレームパル
ス７を出力する。この遅延フレームパルス７をロード信
号とし、入力クロック３を入力としてフレームカウンタ
回路１１に入力し、位相判定パルス１２をフレーム毎に
１タイムスロットのＨＩＧＨパルスで出力する。この位
相判定パルス１２は位相判定回路１３に供給される。

【００１０】つぎに、入力クロック３を反転回路１５で
反転した逆相クロック１６と入力クロック３を遅延回路
８により微小に遅延させた正相遅延クロック１７によ
り、遅延フレームパルス７をフリップフロップ９および
１０によりラッチする。このフリップフロップ９の逆相
ラッチ出力１８およびフリップフロップ１０の正相ラッ
チ出力１９を位相判定回路１３に入力し、入力クロック
３に対する入力フレームパルス２の位相関係を判定し、
入力の組合わせによってアップパルス２０、ダウンパル
ス２１を出力する。このアップパルス２０およびダウン
パルス２１によりアップダウンカウンタ１４を動作させ
カウント信号２２を出力する。

【００１１】そして、このカウント信号２２は遅延挿入
回路４および５に入力され、カウント値に応じて遅延挿
入回路４および５の遅延量を同時に調節する。また、遅
延挿入回路は図２に示すように、カウント信号３２によ
って唯一に選択されるセレクタ回路３４と微小な遅延を
与える複数の遅延素子３３によって構成され、カウント
アップにより遅延量増加、カウントダウンによって遅延
量減少の動作を行い、入力信号３１に対する出力遅延信
号３５を調節する。

【００１２】図３，図４および図５は図１の動作説明に
供する信号波形図で、実施例の各場合における信号波形
を示すものである。この図３は位相判定パルス１２が立
上がったとき、逆相ラッチ出力１８：ＬＯＷ、正相ラッ
チ出力１９：ＬＯＷで遅延量減少方向への態様を示した
ものであり、図４は位相判定パルス１２が立上がったと
き、逆相ラッチ出力１８：ＨＩＧＨ、正相ラッチ出力１
９：ＬＯＷで遅延量現状保持の態様を示し、図５は位相
判定パルス１２が立上がったとき、逆相ラッチ出力１
８：ＨＩＧＨ、正相ラッチ出力１９：ＨＩＧＨで遅延量
増加方向への態様を示したものである。

【００１３】そして、実施例での動作は、図３に示すよ
うに入力データ１および入力フレームパルス２が入力ク
ロック３に対して遅延している場合、フリップフロップ
９の出力はＬＯＷ、フリップフロップ１０の出力はＬＯ
Ｗとなることから遅延フレームパルス７が入力クロック
３に対して遅れていると判定され、位相判定回路１３よ
りダウンパルス２１が出力しカウント信号２２が１つカ
ウントダウンしそれに応じて、遅延挿入回路４および５
の各遅延量を減少させるように制御が働く。この動作を
繰返し位相関係が図４に示す状態になると、フリップフ
ロップ９の出力はＨＩＧＨ、フリップフロップ１０の出
力はＬＯＷとなり安全領域に入り、遅延量は変化しな
い。また、図５に示すように、入力クロック３が入力デ
ータ１および入力フレームパルス２に対して遅延してい
る場合には遅延量を増加させる方向に制御する。

【００１４】

【発明の効果】以上説明したように本発明は、入力クロ
ックの立ち下がりと立上がりを利用することにより、フ
レームパルスとの位相差を検出するようにしたので、無
瞬断で位相を最適値に制御するという効果があり、高速
回路での位相設計を容易にする。

【図面の簡単な説明】

【図１】本発明による自動位相制御回路の一実施例を示
すブロック図である。

【図２】図１における遅延挿入回路の構成例を示すブロ
ック図である。

【図３】図１の動作説明に供する信号波形図である。

【図４】図１の動作説明に供する信号波形図である。

【図５】図１の動作説明に供する信号波形図である。

【図６】従来のデータ受信回路の一例を示すブロック図
である。

【符号の説明】

１ 入力データ ２ 入力フレームパルス ３ 入力クロック ４，５ 遅延挿入回路 ８ 遅延回路 ９，１０ フリップフロップ １１ フレームカウンタ回路 １３ 位相判定回路 １４ アップダウンカウンタ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 入力データと入力クロックおよびデータ
   の先頭を示す入力フレームパルスを有するデータ受信回
   路において、 前記入力フレームパルスを段階的に遅延させることので
   きる遅延挿入回路と、 この遅延挿入回路の出力する遅延フレームパルスを、前
   記入力クロックを反転し逆相でラッチする第１のフリッ
   プフロップと、 前記入力クロックを入力とする遅延回路で所定の微小遅
   延量の遅延を与え正相でラッチする第２のフリップフロ
   ップと、 前記遅延フレームパルスの先頭の１タイムスロットのＬ
   レベル後のＨレベル時の前記入力クロックの最初の立ち
   上がりでＨレベルとなり、１タイムスロットの間Ｈレベ
   ルを持続する位相判定パルスをフレーム毎に出力するフ
   レームカウンタ回路と、 このフレームカウンタ回路の出力する位相判定パルスと
   前記第１および第２のフリップフロップの出力する逆相
   パルスおよび正相パルスにより位相判定を行い、 位相判定パルスが立ち上がったとき逆相パルスおよび正
   相パルスがともにＬレベルの場合は遅延量減少のための
   信号を出力し、位相判定パルスが立ち上がったとき逆相
   パルスおよび正相パルスがともにＨレベルの場合は遅延
   量増加のための信号を出力する 位相判定回路と、 この位相判定回路の出力により前記遅延挿入回路の遅延
   量を調節するアップダウンカウンタとを備えることを特
   徴とする自動位相制御回路。