CN118041344A - 一种输出占空比可调的时钟分频器 - Google Patents

Abstract

本发明涉及电子电路技术领域，具体公开了一种输出占空比可调的时钟分频器，包括分频电路，上升沿检测电路、下降沿检测电路、上升沿重定时器、下降沿重定时器和时钟输出电路；通过分频电路的各分频单元根据预设分频比生成多个分频信号，通过上升沿检测电路进行上升沿检测，通过上升沿重定时电路进行上升沿重定时，通过下降沿检测电路进行下降沿检测，通过下降沿重定时电路进行下降沿重定时，通过时钟输出电路输出分频后的时钟信号即为满足预设分频比及预设输出占空比的时钟信号，实现了输出占空比可调的时钟分频器，且可以利用原有的分频电路进行上升沿、下降沿检测，无需大幅增加电路面积且获得了良好的噪声控制结果。

Description

一种输出占空比可调的时钟分频器

技术领域

本发明涉及电子电路技术领域，特别是涉及一种输出占空比可调的时钟分频器。

背景技术

时钟分频器(简称分频器)是一种用于将输入的时钟信号分频为较低频率的输出信号的电子器件，在数字电路和通信系统中广泛应用。为提高速度和降低功耗，高频分频器应运而生。通过预加载分频比系数，高速分频器可以做到任意整数分频比的分频。然而，由于后级电路为低频电路，通常需要对该分频器输出时钟信号由占空比需求，如尽量接近50％占空比等，需要对分频时钟进行时钟信号的脉宽拓展。

提供一种输出占空比可调的时钟分频器，是本领域技术人员需要解决的技术问题。

发明内容

本发明的目的是提供一种输出占空比可调的时钟分频器，用于实现对分频时钟进行时钟信号的脉宽拓展。

为解决上述技术问题，本发明提供一种输出占空比可调的时钟分频器，包括：分频电路、上升沿检测电路、下降沿检测电路、上升沿重定时器、下降沿重定时器和时钟输出电路；

其中，所述分频电路的时钟信号输入端、所述上升沿重定时器的时钟信号输入端和所述下降沿重定时器的时钟信号输入端均用于输入原始时钟信号；

所述分频电路包括多个分频单元以根据时钟分频器的预设分频比将所述原始时钟信号生成多个分频信号；

所述上升沿检测电路的输入端分别与各所述分频单元的时钟信号输出端连接，所述上升沿检测电路的输出端与所述上升沿重定时器的重定时触发端连接，以根据所述分频单元输出的分频信号得到上升沿检测结果并根据所述上升沿检测结果对所述原始时钟信号进行上升沿重定时处理；

所述下降沿检测电路的输入端分别与各所述分频单元的时钟信号输出端连接，所述下降沿检测电路的输出端与所述下降沿重定时器的重定时触发端连接，以根据所述分频单元输出的分频信号得到下降沿检测结果，并根据所述下降沿检测结果以及所述时钟分频器的预设输出占空比对所述原始时钟信号进行下降沿重定时处理；

所述时钟输出电路的输入端分别与所述上升沿重定时器的输出端和所述下降沿重定时器的输出端连接，所述时钟输出电路的输出端用于输出分频后的时钟信号。

一方面，所述分频单元为T触发器；

所述T触发器的负载端与所述上升沿重定时器的输出端连接，自所述分频电路的时钟信号输入端起，后一级所述分频单元的时钟信号输入端与前一级所述分频单元的正相时钟信号输出端连接；

根据所述分频单元输出的分频信号得到所述上升沿检测结果，包括：所述上升沿检测电路根据所述T触发器的正相输出信号和所述T触发器的反向输出信号计算得到所述上升沿检测结果；

根据所述分频单元输出的分频信号得到所述下降沿检测结果，包括：所述下降沿检测电路根据所述T触发器的正相输出信号和所述T触发器的反向输出信号计算得到所述下降沿检测结果。

另一方面，所述分频信号通过下式计算得到：

P＝P<0>*2⁰+P<1>*2¹+P<2>*2²+······+P<n-1>*2^n-1+P<n>*2ⁿ；

其中，P为所述预设分频比，P<i>(i＝0，1，2......n-1，n)为自所述分频电路的时钟信号输入端起第i个所述分频单元的输入分频比数值。

另一方面，所述上升沿检测结果通过下式计算得到：

clk_rise＝Q<0>&QB<1>&QB<2>&……&QB<n-1>&QB<n>；

其中，clk_rise为所述上升沿检测结果，Q<i>(i＝0，1，2......n-1，n)为自所述分频电路的时钟信号输入端起第i个所述分频单元输出的正相分频信号，QB<i>(i＝0，1，2......n-1，n)为自所述分频电路的时钟信号输入端起第i个所述分频单元输出的反相分频信号，&为与计算。

另一方面，所述下降沿检测结果通过下式计算得到：

其中，M<i>通过下式计算得到：

M＝M<0>*2⁰+M<1>*2¹+M<2>*2²+……+M<n-1>*2^n-1+M<n>*2ⁿ；

其中，clk_rise<0>为所述下降沿检测结果，Q<i>(i＝0，1，2......n-1，n)为自所述分频电路的时钟信号输入端起第i个所述分频单元输出的正相分频信号，QB<i>(i＝0，1，2......n-1，n)为自所述分频电路的时钟信号输入端起第i个所述分频单元输出的反相分频信号，M为脉宽调整数值，(P-M+1)/P为所述预设输出占空比，M<i>(i＝0，1，2......n-1，n)为自所述分频电路的时钟信号输入端起第i个所述分频单元的占空比数值，～M<i>为M<i>的反相信号，&为与计算。

另一方面，所述下降沿重定时器包括：缓冲器电路、重定时触发器、多路选择器和自适应重定时逻辑电路；

其中，所述缓冲器电路用于将所述下降沿检测结果延时输出为延时下降沿信号；

所述下降沿检测结果和所述延时下降沿时钟信号分别输入对应的所述重定时器的重定时触发端，所述重定时触发器的时钟信号输入端用于输入所述原始时钟信号，所述重定时触发器的输出端与所述多路选择器的输入端对应连接，所述多路选择器的输出端与所述时钟输出电路的输入端连接；所述多路选择器的控制端与所述自适应重定时逻辑电路的输出端连接，所述自适应重定时逻辑电路用于选出相较所述原始时钟信号的相位偏差方向相同的下降沿重定时信号为所述多路选择器的输出信号。

另一方面，所述下降沿重定时器的时钟信号输入端用于输入所述原始时钟信号或延时处理后的所述原始时钟信号。

另一方面，所述时钟输出电路为RS锁存器；

所述RS锁存器的R输入端与所述上升沿重定时器的输出端连接，所述RS锁存器的S输入端与所述下降沿重定时器的输出端连接，所述RS锁存器的反相输出端用于输出所述分频后的时钟信号。

另一方面，所述分频电路的输入端与脉冲吞咽计数器中的双模分频器的输出端连接，所述分频电路的输出端与所述脉冲吞咽计数器中的吞咽计数器的输入端连接，以作为所述脉冲吞咽计数器中的脉冲计数器。

另一方面，所述时钟分频器具有多模分频器结构。

本发明所提供的输出占空比可调的时钟分频器，包括分频电路，上升沿检测电路、下降沿检测电路、上升沿重定时器、下降沿重定时器和时钟输出电路；通过分频电路的各分频单元根据预设分频比生成多个分频信号，通过上升沿检测电路根据分频信号得到上升沿检测结果，利用上升沿重定时器根据原始时钟信号和上升沿检测结果进行上升沿重定时；通过下降沿检测电路根据分频信号得到下降沿检测结果，利用下降沿重定时器根据原始时钟信号、下降沿检测结果和预设输出占空比对原始时钟信号进行下降沿重定时；通过时钟输出电路输出分频后的时钟信号即为满足预设分频比及预设输出占空比的时钟信号，实现了输出占空比可调的时钟分频器，且可以利用原有的分频电路进行上升沿、下降沿检测，无需大幅增加电路面积且获得了良好的噪声控制结果。

附图说明

为了更清楚的说明本发明实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种输出占空比可调的时钟分频器的电路图；

图2为图1中的时钟分频器的一种电路工作时序示意图；

图3为本发明实施例提供的一种自适应重定时器的电路图；

图4为图3中的自适应重定时器的一种电路工作时序示意图；

图5为本发明实施例提供的一种脉冲吞咽结构的时钟分频器的结构示意图；

图6为本发明实施例提供的一种多模分频器结构的时钟分频器的电路图。

具体实施方式

本发明的核心是提供一种输出占空比可调的时钟分频器，用于实现对分频时钟进行时钟信号的脉宽拓展。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明实施例提供的输出占空比可调的时钟分频器包括：分频电路、上升沿检测电路、下降沿检测电路、上升沿重定时器、下降沿重定时器和时钟输出电路；

其中，分频电路的时钟信号输入端、上升沿重定时器的时钟信号输入端和下降沿重定时器的时钟信号输入端均用于输入原始时钟信号；

分频电路包括多个分频单元以根据时钟分频器的预设分频比将原始时钟信号生成多个分频信号；

上升沿检测电路的输入端分别与各分频单元的时钟信号输出端连接，上升沿检测电路的输出端与上升沿重定时器的重定时触发端连接，以根据分频单元输出的分频信号得到上升沿检测结果并根据上升沿检测结果对原始时钟信号进行上升沿重定时处理；

下降沿检测电路的输入端分别与各分频单元的时钟信号输出端连接，下降沿检测电路的输出端与下降沿重定时器的重定时触发端连接，以根据分频单元输出的分频信号得到下降沿检测结果，并根据下降沿检测结果以及时钟分频器的预设输出占空比对原始时钟信号进行下降沿重定时处理；

时钟输出电路的输入端分别与上升沿重定时器的输出端和下降沿重定时器的输出端连接，时钟输出电路的输出端用于输出分频后的时钟信号。

应用本发明实施例提供的时钟分频器，通过分频电路的各分频单元根据预设分频比生成多个分频信号，通过上升沿检测电路根据分频信号得到上升沿检测结果，利用上升沿重定时器根据原始时钟信号和上升沿检测结果进行上升沿重定时；通过下降沿检测电路根据分频信号得到下降沿检测结果，利用下降沿重定时器根据原始时钟信号、下降沿检测结果和预设输出占空比对原始时钟信号进行下降沿重定时；通过时钟输出电路输出分频后的时钟信号即为满足预设分频比及预设输出占空比的时钟信号，实现了输出占空比可调的时钟分频器。可以利用时钟分频器原有的分频电路输出的分频信号进行时钟信号的上升沿检测和下降沿检测，也可以复用部分传统的时钟分频器包括的重定时器进行重定时处理，从而节约了占空比调节所需增加的电路面积且获得了良好的噪声控制效果。

在本发明实施例的一些实施方式中，如图1所示，分频单元可以采用T触发器，即分频电路可以为由多个T触发器组成的计数器。T触发器的负载端与上升沿重定时器的输出端连接，自分频电路的时钟信号输入端起，后一级分频单元的时钟信号输入端与前一级分频单元的正相时钟信号输出端连接。

则根据分频单元输出的分频信号得到上升沿检测结果，包括：上升沿检测电路根据T触发器的正相输出信号和T触发器的反向输出信号计算得到上升沿检测结果。根据分频单元输出的分频信号得到下降沿检测结果，包括：下降沿检测电路根据T触发器的正相输出信号和T触发器的反向输出信号计算得到下降沿检测结果。

则假设时钟分频器输入的时钟信号为clk_in，其时钟周期为Tclk，时钟分频器需要的预设分频比为P，P为(n+1)比特(bit)位宽的数值。其中，n+1为T触发器的总数。由于每个T触发器将其输入的时钟信号的时钟频率进行除2操作，即其正相输出端输出的时钟信号为其输入的时钟信号的频率的二分之一，则可以列出预设分频比可以通过下式表示：

P＝P<0>*2⁰+P<1>*2¹+P<2>*2²+……+P<n-1>*2^n-1+P<n>*2ⁿ；

其中，P为预设分频比，P<i>(i＝0，1，2......n-1，n)为自分频电路的时钟信号输入端起第i个分频单元的输入分频比数值。

则各T触发器的分频信号可以根据上式计算得到。

记时钟分频器输出信号的低电平脉宽为(M-1)*Tclk，即M-1个原始时钟周期，M也为(n+1)比特(bit)位宽的数值，则时钟分频器输出的时钟信号的占空比可以表示为(P-M+1)/P。因此，通过调整M数值可以调节分频器占空比。

同预设分频比P，脉宽调整数值M也可以通过下式表示：

M＝M<0>*2⁰+M＜1>*2¹+M<2>*2²+……+M<n-1>*2^n-1+M<n>*2ⁿ；

其中，M<i>(i＝0，1，2......n-1，n)为自分频电路的时钟信号输入端起第i个分频单元的占空比数值。

为实现预设分频比和预设输出占空比的需求，时钟分频器预加载预设分频比P，时钟运行，分频单元从P开始递减计数，即从P到P-1再到P-2，以此类推直至降至1时，由上升沿检测电路监测计数值为1时，再次加载P值，重新开始递减计数，实现信号循环周期。

则在本发明实施例的一些实施方式中，上升沿检测结果可以通过下式计算得到：

clk_rise＝Q<0>&QB<1>&QB<2>&……&QB<n-1>&QB<n>；

其中，clk_rise为上升沿检测结果，Q<i>(i＝0，1，2......n-1，n)为自分频电路的时钟信号输入端起第i个分频单元输出的正相分频信号，QB<i>(i＝0，1，2......n-1，n)为自分频电路的时钟信号输入端起第i个分频单元输出的反相分频信号，&为与计算。

电路中下降沿检测逻辑，则用于监测分频电路的计数数值为M时，配合时钟输出电路产生输出信号下降沿，实现输出占空比可配置。

需要说明的是，在传统的时钟分频器中，有利用延时单元延时处理的原始信号和原始信号做逻辑计算后调整脉宽的方式，但延时单元产生的延时信息不可控，且产生噪声较大。传统的时钟分频器中也有利用打拍电路产生的延时信号与原始信号做逻辑计算后调整脉宽的方式，但在高频时钟分频器中若需要进行脉宽调整则需要非常多的打拍次数，由此带来严重的噪声问题且占用的电路面积增大许多。而本发明实施例提供的时钟分频器，利用已有的分频电路的信号产生逻辑来判断脉宽大小，避免了传统设计中延时单元的延时信息不可控的问题，相对于高频打拍的做法，也降低了功耗，节省了电路面积，同时可配置性、拓展性强。

在本发明实施例的一些实施方式中，下降沿检测结果可以通过下式计算得到：

其中，M<i>通过下式计算得到：

M＝M<0>*2⁰+M<1>*2¹+M<2>*2²+……+M<n-1>*2^n-1+M<n>*2ⁿ；

其中，clk_rise<0>为下降沿检测结果，Q<i>(i＝0，1，2......n-1，n)为自分频电路的时钟信号输入端起第i个分频单元输出的正相分频信号，QB<i>(i＝0，1，2......n-1，n)为自分频电路的时钟信号输入端起第i个分频单元输出的反相分频信号，M为脉宽调整数值，(P-M+1)/P为预设输出占空比，M<i>(i＝0，1，2......n-1，n)为自分频电路的时钟信号输入端起第i个分频单元的占空比数值，～M<i>为M<i>的反相信号，&为与计算。

图2展示了P＝13，M＝7时时钟分频器的电路工作时序，其中仅列举了Q<0>、Q<1>、Q<2>、Q<3>的波形，即T触发器0、T触发器1、T触发器2、T触发器3的正相输出信号。Q<0>的波形中椭圆圈出的位置为根据P<0>和负载信号强制置位的结果，即由T触发器构成异步结构，每个T触发器的输出时钟均相较于其前一级向后延迟一些。最后输出的分频后的时钟信号，其上升沿根据上升沿检测结果得到，其下降沿根据下降沿检测结果得到，实现每个周期为13个原始时钟周期，高电平为7个原始时钟周期。

为保证输出信号两个边沿信号的噪声，通常需要对上述上升沿检测逻辑和下降沿检测逻辑进行重定时。由于异步的T触发器的正相输出信号Q和反相输出信号QB相对输入时钟(clk_in)的延时(如图2中所示的td)会随着级数增加变大，上升沿检测电路逻辑的时序由于时序关键路径较短，较容易实现；但下降沿检测电路逻辑由于时序关键路径较长，使用高速输入时钟clk_in进行重定时采样时，容易产生亚稳态问题，为解决这一问题，提高电路工作频率，在本发明实施例的另一些实施方式中，如图3所示，下降沿重定时器包括：缓冲器电路、重定时触发器、多路选择器和自适应重定时逻辑电路；

其中，缓冲器电路用于将下降沿检测结果延时输出为延时下降沿信号；

下降沿检测结果和延时下降沿时钟信号分别输入对应的重定时器的重定时触发端，重定时触发器的时钟信号输入端用于输入原始时钟信号，重定时触发器的输出端与多路选择器的输入端对应连接，多路选择器的输出端与时钟输出电路的输入端连接；多路选择器的控制端与自适应重定时逻辑电路的输出端连接，自适应重定时逻辑电路用于选出相较原始时钟信号的相位偏差方向相同的下降沿重定时信号为多路选择器的输出信号。

即本发明实施例提供一种针对下降沿检测逻辑的自适应重定时电路，通过自适应判断的方式对重定时数据进行判断后再选择，保证采样数据不会存在亚稳态问题，进一步提高电路的可靠性。

如图3所示，本发明实施例提供的下降沿重定时电路的工作原理为，利用缓冲器(buffer)电路将下降沿检测结果进行延时处理，例如利用二级缓冲链将下降沿检测结果生成延时下降沿信号1和延时下降沿信号2，如此得到三个可选的下降沿重定时信号(下降沿检测结果、延时下降沿信号1、延时下降沿信号2)，利用三个D触发器将各下降沿重定时信号与原始时钟信号进行比较得到比较结果为D<0>、D<1>、D<2>，输入多路选择器(MUX)。通过自适应重定时逻辑电路根据D<0>、D<1>、D<2>得到多路选择器的控制信号(mux_ctrl)用于控制多路选择器的选通，即仅输出其中一个下降沿重定时信号。

需要说明的是，异步电路造成的亚稳态源于异步高速逻辑的延时较大，绝对延时会高于一个原始时钟周期，容易导致数据和时钟打拍相位关系不确定，在特定情况下，易产生亚稳态。在本发明实施例中，自适应重定时逻辑电路即为选出相较原始时钟信号的相位偏差方向相同的下降沿重定时信号为多路选择器的输出信号即下降沿重定时信号，确保下降沿重定时信号与原始时钟的相位偏差始终在一个方向上，从而避免亚稳态情况。

以图3所示电路为例，自适应重定时逻辑电路的选择逻辑如图4所示，即如果D<2：0>从000变化到100，则输出多路选择器的控制信号为2；如果D<2：0>从000变化到110，则输出多路选择器的控制信号为0；如果D<2：0>从000变化到111，则输出多路选择器的控制信号为1。

可以理解的是，利用缓冲器电路生成的延时下降沿信号还可以为一个或两个以上。

在本发明实施例的另一些实施方式中，下降沿重定时器的时钟信号输入端用于输入原始时钟信号或延时处理后的原始时钟信号。如图1所示，可以将时钟分频器的输入时钟信号(clk_in)利用缓冲器进行延时处理得到两个(或不为两个)延时时钟信号(clkb、clk)，可以选择其一作为原始时钟信号。而对于下降沿重定时器，可以选择延时时钟信号(clkb或clk)作为输入的原始时钟信号。

在本发明实施例的另一些实施方式中，如图1所示，时钟输出电路为RS锁存器；RS锁存器的R输入端与上升沿重定时器的输出端连接，RS锁存器的S输入端与下降沿重定时器的输出端连接，RS锁存器的反相输出端用于输出分频后的时钟信号。

本发明实施例提供的输出占空比可调的时钟分频器的实施方式可以适用于任意结构的时钟分频器。

例如，时钟分频器可以为具有脉冲吞咽(Pulse swallow)分频器结构。传统的脉冲吞咽分频器具有由计数器构成的分频电路、上升沿检测电路、D触发器和时钟输出电路结构。在本发明实施例的一些可选的实施方式中，如图5所示，分频电路的输入端与脉冲吞咽计数器中的双模分频器的输出端连接，分频电路的输出端与脉冲吞咽计数器中的吞咽计数器的输入端连接，以作为脉冲吞咽计数器中的脉冲计数器。则本发明实施例还提供了一种输出占空比可调的脉冲吞咽结构的时钟分频器。

或者，时钟分频器还可以为具有多模分频器结构。如图6所示，多模分频器的计数器通常为除二除三双模分频器，每个除二除三双模分频器输入的P<i>(i＝0，1，2......n-1，n)根据预设分频比P计算得到，计算方式可以参考本发明实施例介绍的采用除2的T触发器时的输入分频比数值计算方式，将除2计算替换为除2除3计算得到。每个除二除三双模分频器的状态数输出端(MOD_out)输入前一级除二除三双模分频器的状态数输入端(MOD_in)。首个除二除三双模分频器的时钟信号输入端(in)输入原始时钟信号clk_in，自第二个除二除三双模分频器起每个除二除三双模分频器的时钟信号输入端(in)连接前一级除二除三双模分频器的时钟信号输出端(out)，自首个除二除三双模分频器起依次输出时钟信号F1、F2......Fn、Fn+1。每个除二除三双模分频器输出分频后的时钟信号M1、M2......Mn、Mn+1、Mn+2。

传统的多模分频器结构的分频电路通常具有重定时器(如采用D触发器)和上升沿检测电路，在本发明实施例的另一些可选的实施方式中，根据时钟分频器的多模分频器结构输出分频信号的类型，设计下降沿检测电路的下降沿检测逻辑，进而实现对配置的输出占空比的调节。例如图6所示的，将分频后的时钟信号M1、M2......Mn、Mn+1、Mn+2输入下降沿检测电路得到下降沿检测结果clk_rise<0>后，将下降沿检测结果clk_rise<0>输入下降沿重定时器得到下降沿重定时信号，下降沿重定时器的参考时钟可以为原始时钟信号clk_in或经过自适应重定时后的时钟信号clk_in_b。将下降沿重定时信号与分频后的时钟信号输入RS锁存器，得到分频后的时钟信号输出。

则本发明实施例还提供了一种输出占空比可调的多模分频器结构的时钟分频器。可以看到，本发明实施例提供的输出占空比可调的时钟分频器可以对传统的时钟分频器乃至高速时钟分频器，均达到输出占空比可编程的效果，且兼顾电路面积、功耗、噪声、可靠性、可扩展性等性能。

以上对本发明所提供的一种输出占空比可调的时钟分频器进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (10)

1.一种输出占空比可调的时钟分频器，其特征在于，包括：分频电路、上升沿检测电路、下降沿检测电路、上升沿重定时器、下降沿重定时器和时钟输出电路；

其中，所述分频电路的时钟信号输入端、所述上升沿重定时器的时钟信号输入端和所述下降沿重定时器的时钟信号输入端均用于输入原始时钟信号；

所述分频电路包括多个分频单元以根据时钟分频器的预设分频比将所述原始时钟信号生成多个分频信号；

所述上升沿检测电路的输入端分别与各所述分频单元的时钟信号输出端连接，所述上升沿检测电路的输出端与所述上升沿重定时器的重定时触发端连接，以根据所述分频单元输出的分频信号得到上升沿检测结果并根据所述上升沿检测结果对所述原始时钟信号进行上升沿重定时处理；

所述下降沿检测电路的输入端分别与各所述分频单元的时钟信号输出端连接，所述下降沿检测电路的输出端与所述下降沿重定时器的重定时触发端连接，以根据所述分频单元输出的分频信号得到下降沿检测结果，并根据所述下降沿检测结果以及所述时钟分频器的预设输出占空比对所述原始时钟信号进行下降沿重定时处理；

所述时钟输出电路的输入端分别与所述上升沿重定时器的输出端和所述下降沿重定时器的输出端连接，所述时钟输出电路的输出端用于输出分频后的时钟信号。

2.根据权利要求1所述的输出占空比可调的时钟分频器，其特征在于，所述分频单元为T触发器；

所述T触发器的负载端与所述上升沿重定时器的输出端连接，自所述分频电路的时钟信号输入端起，后一级所述分频单元的时钟信号输入端与前一级所述分频单元的正相时钟信号输出端连接；

根据所述分频单元输出的分频信号得到所述上升沿检测结果，包括：所述上升沿检测电路根据所述T触发器的正相输出信号和所述T触发器的反向输出信号计算得到所述上升沿检测结果；

根据所述分频单元输出的分频信号得到所述下降沿检测结果，包括：所述下降沿检测电路根据所述T触发器的正相输出信号和所述T触发器的反向输出信号计算得到所述下降沿检测结果。

3.根据权利要求2所述的输出占空比可调的时钟分频器，其特征在于，所述分频信号通过下式计算得到：

P＝P＜0＞*2⁰+P＜1＞*2¹+P＜2＞*2²+······+P＜n-1＞*2^n-1+P＜n＞*2ⁿ：

其中，P为所述预设分频比，P＜i＞(i＝0，1，2......n-1，n)为自所述分频电路的时钟信号输入端起第i个所述分频单元的输入分频比数值。

4.根据权利要求2所述的输出占空比可调的时钟分频器，其特征在于，所述上升沿检测结果通过下式计算得到：

clk_rise＝Q＜0＞&QB＜1＞&QB＜2＞&……&QB＜n-1＞&QB＜n＞；

其中，clk_rise为所述上升沿检测结果，Q＜i＞(i＝0，1，2......n-1，n)为自所述分频电路的时钟信号输入端起第i个所述分频单元输出的正相分频信号，QB＜i＞(i＝0，1，2......n-1，n)为自所述分频电路的时钟信号输入端起第i个所述分频单元输出的反相分频信号，&为与计算。

5.根据权利要求3所述的输出占空比可调的时钟分频器，其特征在于，所述下降沿检测结果通过下式计算得到：

其中，M＜i＞通过下式计算得到：

M＝M＜0＞*2⁰+M＜1＞*2¹+M＜2＞*2²+……+M＜n-1＞*2^n-1+M＜n＞*2ⁿ；

其中，clk_rise＜0＞为所述下降沿检测结果，Q＜i＞(i＝0，1，2......n-1，n)为自所述分频电路的时钟信号输入端起第i个所述分频单元输出的正相分频信号，QB＜i＞(i＝0，1，2......n-1，n)为自所述分频电路的时钟信号输入端起第i个所述分频单元输出的反相分频信号，M为脉宽调整数值，(P-M+1)/P为所述预设输出占空比，M＜i＞(i＝0，1，2......n-1，n)为自所述分频电路的时钟信号输入端起第i个所述分频单元的占空比数值，～M＜i＞为M＜i＞的反相信号，&为与计算。

6.根据权利要求1所述的输出占空比可调的时钟分频器，其特征在于，所述下降沿重定时器包括：缓冲器电路、重定时触发器、多路选择器和自适应重定时逻辑电路；

其中，所述缓冲器电路用于将所述下降沿检测结果延时输出为延时下降沿信号；

所述下降沿检测结果和所述延时下降沿时钟信号分别输入对应的所述重定时器的重定时触发端，所述重定时触发器的时钟信号输入端用于输入所述原始时钟信号，所述重定时触发器的输出端与所述多路选择器的输入端对应连接，所述多路选择器的输出端与所述时钟输出电路的输入端连接；所述多路选择器的控制端与所述自适应重定时逻辑电路的输出端连接，所述自适应重定时逻辑电路用于选出相较所述原始时钟信号的相位偏差方向相同的下降沿重定时信号为所述多路选择器的输出信号。

7.根据权利要求1所述的输出占空比可调的时钟分频器，其特征在于，所述下降沿重定时器的时钟信号输入端用于输入所述原始时钟信号或延时处理后的所述原始时钟信号。

8.根据权利要求1所述的输出占空比可调的时钟分频器，其特征在于，所述时钟输出电路为RS锁存器；

所述RS锁存器的R输入端与所述上升沿重定时器的输出端连接，所述RS锁存器的S输入端与所述下降沿重定时器的输出端连接，所述RS锁存器的反相输出端用于输出所述分频后的时钟信号。

9.根据权利要求1所述的输出占空比可调的时钟分频器，其特征在于，所述分频电路的输入端与脉冲吞咽计数器中的双模分频器的输出端连接，所述分频电路的输出端与所述脉冲吞咽计数器中的吞咽计数器的输入端连接，以作为所述脉冲吞咽计数器中的脉冲计数器。

10.根据权利要求1所述的输出占空比可调的时钟分频器，其特征在于，所述时钟分频器具有多模分频器结构。