-
Die
Erfindung betrifft eine Taktgeneratorschaltung und ein Verfahren
zum Erzeugen eines internen Taktsignals.
-
Synchrone
dynamische Speicherbauelemente mit direktem Zugriff (SDRAM) umfassen
typischerweise eine Schaltung, die ein internes Taktsignal erzeugt,
das mit einem externen Referenztaktsignal synchronisiert ist. Das
erzeugte interne Taktsignal kann für die Erzeugung von internen
Signalen, die für den
Betrieb des SDRAM-Bauelements erforderlich sind, und zur Steuerung
von Dateneingabe- und Datenausgabevorgängen verwendet werden.
-
1 zeigt
ein Blockdiagramm einer herkömmlichen
Schaltung zur Erzeugung eines internen Taktsignals 100,
nachfolgend auch interne Taktgeneratorschaltung genannt, welche
beispielsweise in einem SDRAM-Bauelement verwendet werden kann. Die
herkömmliche
interne Taktgeneratorschaltung 100 umfasst einen Feinsynchronisationsblock 160, einen
spannungsgesteuerten Verzögerungsblock (VCD-Block) 130 und
eine Verzögerungsspiegelschaltung
(DMC) 150. Der Feinsynchronisationsblock 160 umfasst
einen Phasendetektor (PD) 161, eine Ladungspumpe (CP) 163 und
einen Schleifenfilter (LF) 165, welche verwendet werden,
um ein Spannungssteuersignal VCONT zu erzeugen. Das Spannungssteuersignal
VCONT steuert die Verzögerungszeit
des VCD-Blocks 130 so, dass die Phase eines Detektionstaktsignals
TCLK mit der Phase eines gepufferten Taktsignals BCLK übereinstimmt.
Daraus resultiert schließlich,
dass die Phase eines internen Taktsignals ICLK mit der Phase eines
externen Taktsignals ECLK übereinstimmt.
Es kann jedoch bei Verwendung der herkömmlichen internen Taktgeneratorschaltung 100 gemäß 1 eine
Synchronisierzeitspanne von mehreren Hundert bis zu mehreren Tausend
Perioden erforderlich sein, um die Phase des internen Taktsignals
ICLK auf die Phase des externen Taktsignals ECLK zu synchronisieren.
-
Analoge
synchrone Spiegelverzögerungsschaltungen
(ASMD-Schaltungen)
können
ebenfalls verwendet werden, um ein internes Taktsignal zu erzeugen,
welches mit einem externen Referenztaktsignal synchronisiert ist.
Mit solchen ASMD-Schaltungen kann ein Ausgabetaktsignal innerhalb
einer Synchronisierzeitspanne von nur zwei Taktzyklen auf ein empfangenes
Taktsignal synchronisiert werden. Herkömmliche ASMD-Schaltungen haben
jedoch einen relativ schmalen Betriebsbereich. Daher sind sie eventuell
nicht in der Lage, mit Frequenzveränderungen des empfangenen Taktsignals
zufriedenstellend umzugehen.
-
In
der Patentschrift
US
6.373.913 B1 ist eine Schaltung zur Erzeugung eines internen
Taktsignals offenbart, die eine Grobsynchronisationsschaltung, welche
ein externes Taktsignal empfängt
und ein mit diesem grob synchronisiertes Taktsignal abgibt, und einen
Verzögerungsregelkreis
beinhaltet, der das grob synchronisierte Taktsignal empfängt und
ein mit dem externen Taktsignal feiner synchronisiertes internes
Takt signal erzeugt. Die Grobsynchronisationsschaltung beinhaltet
eine Mehrzahl von seriell geschalteten Einheitsverzögerungsschaltkreisen
zum Bereitstellen von entsprechend mehreren verzögerten Taktsignalen sowie eine
Steuereinheit, die eines der mehreren Taktsignale als mit dem externen
Taktsignal grob synchronisiert auswählt und ein Markiersignal zur
Freigabe des Verzögerungsregelkreises erzeugt.
Dabei kann die Grobsynchronisationsschaltung z. B. durch eine synchrone
Spiegelverzögerungsschaltung
gebildet sein und beinhaltet z. B. einen Taktpuffer, einen ersten
Dummy-Taktverzögerungsschaltkreis,
einen ersten Variablen Taktverzögerungsschaltkreis
und eine Komparatorschaltung seriell hintereinandergeschaltet. Der
Verzögerungsregelkreis
beinhaltet einen zweiten variablen Verzögerungsschaltkreis mit nachgeschaltetem
Takttreiber zum Bereitstellen des internen Taktsignals sowie einen
Phasendetektor und ein Tiefpassfilter zum Erzeugen einer Steuerspannung,
welche die Verzögerungsdauer
des zweiten variablen Taktverzögerungsschaltkreises
steuert, wozu dem Phasendetektor parallel zum ersten Dummy-Taktverzögerungsschaltkreis
das Ausgangstaktsignal des eingangsseitigen Taktpuffers und außerdem das
Ausgangssignal eines zweiten Dummy-Taktverzögerungsschaltkreises zugeführt werden,
der eine weitere Komponente des Verzögerungsregelkreises bildet
und dem eingangsseitig das interne Taktsignal zugeführt wird.
-
In
der Offenlegungsschrift
US 2003/0227309 A1 ist eine spezielle analoge
synchrone Spiegelverzögerungsschaltung
offenbart, die eine erste Vorladeschaltung, eine zweite Vorladeschaltung,
eine erste Entladeschaltung, eine zweite Entladeschaltung, eine
erste Ladeschaltung, eine zweite Ladeschaltung und eine mit Ausgängen der
ersten und der zweiten Vorladeschaltung gekoppelte Vergleichseinheit
beinhaltet.
-
Es
ist Aufgabe der Erfindung, eine Taktgeneratorschaltung und ein Verfahren
zum Erzeugen eines internen Taktsignals anzugeben, welche die oben
angegebenen Unzulänglichkeiten
des Standes der Technik ganz oder teilweise vermeiden.
-
Die
Erfindung löst
diese Aufgabe durch eine Taktgeneratorschaltung mit den Merkmalen
des Patentanspruchs 1 und durch ein Verfahren zum Erzeugen eines
internen Taktsignals mit den Merkmalen des Patentanspruchs 13.
-
Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
-
Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie das zu deren besserem Verständnis oben erläuterte,
herkömmliche
Ausführungsbeispiel
sind in den Zeichnungen dargestellt. Es zeigen:
-
1 ein
Blockdiagramm einer herkömmlichen
internen Taktgeneratorschaltung,
-
2 ein
schematisches Blockdiagramm einer ersten erfindungsgemäßen internen
Taktgeneratorschaltung,
-
3 ein
Blockdiagramm eines Ausführungsbeispiels
eines Grobsynchronisationsblocks aus 2,
-
4 ein
Schaltbild eines Ausführungsbeispiels
für eine
von vier analogen synchronen Spiegelverzögerungsschaltungen (ASMD-Schaltungen)
aus 3,
-
5a bis 5d jeweils
ein Zeitablaufdiagramm zur Darstellung der Funktionsweise der ASMD-Schaltungen
gemäß 3 und 4,
-
6 ein
Schaltbild eines Ausführungsbeispiels
eines Flankendetektors aus 3,
-
7 ein
Zeitablaufdiagramm zur Darstellung der Funktionsweise des Flankendetektors
gemäß 6,
-
8 ein
Zeitablaufdiagramm zur Darstellung der Funktionsweise der internen
Taktgeneratorschaltung gemäß 2,
-
9 ein
schematisches Blockdiagramm einer zweiten erfindungsgemäßen internen
Taktgeneratorschaltung,
-
10 ein
Blockdiagramm eines Ausführungsbeispiels
eines Grobsynchronisationsblocks aus 9,
-
11 ein
Schaltbild eines Ausführungsbeispiels
für eine
von vier analogen synchronen Spiegelverzögerungsschaltungen (ASMD-Schaltungen)
aus 10,
-
12 ein
Blockdiagramm eines Ausführungsbeispiels
eines Entladungssteuersignalgeneratorblocks aus 9,
-
13 ein
Schaltbild eines Ausführungsbeispiels
eines Referenzfrequenzgeneratorblocks aus 12,
-
14 ein
Schaltbild eines Ausführungsbeispiels
eines Starttakterfassungsblocks und einer Aktivbereichsvergleichseinheit
aus 12 und
-
15a und 15b jeweils
ein Zeitablaufdiagramm zur Darstellung der Zeitsteuerung von bestimmten
Signalen gemäß den 12 bis 14.
-
In
den Zeichnungen bezeichnen gleiche Bezugszeichen Elemente bzw. Komponenten,
welche gleiche bzw. analoge Funktionen ausführen. Ein Element kann direkt
mit einem anderen Element oder über
Zwischenelemente mit dem anderen Element gekoppelt sein, wenn in
der Beschreibung angegeben wird, dass es mit dem anderen Element „verbunden” oder „gekoppelt” ist. Im
Gegensatz dazu beschreiben die Ausdrücke „direkt verbunden” bzw. „direkt
gekoppelt” jeweils
Zustände,
bei welchen ein Element ohne Zwischenelemente mit einem anderen Element
verbunden bzw. gekoppelt ist.
-
2 zeigt
ein schematisches Blockdiagramm eines ersten Ausführungsbeispiels
einer erfindungsgemäßen internen
Taktgeneratorschaltung 200, die verwendet werden kann,
um ein internes Taktsignal ICLK zur Verfügung zu stellen, welches auf
ein externes Referenztaktsignal ECLK synchronisiert ist. Zwei Taktsignale
werden vorliegend als synchronisiert bezeichnet, wenn die Phasen
der beiden Taktsignale im Wesentlichen übereinstimmen. Wie aus 2 ersichtlich
ist, umfasst die interne Taktgeneratorschaltung 200 eine
erste Verzögerungsspiegelschaltung
(DMC1) 220, einen Grobsynchronisationsblock 230,
einen spannungsgesteuerten Verzögerungsblock
(VCD-Block) 240, eine zweite Verzögerungsspiegelschaltung (DMC2) 250 und
einen Feinsynchronisationsblock 260.
-
Wie
weiter aus 2 ersichtlich ist, umfasst die
interne Taktgeneratorschaltung 200 einen Eingabepuffer 210.
Der Eingabepuffer 210 kann benutzt werden, um das externe
Taktsignal ECLK zu Puffern und ein gepuffertes Taktsignal BCLK zu
erzeugen. Das gepufferte Taktsignal BCLK ist um einen vorgegebenen
Versatz, welcher einer ersten Über tragungsverzögerungszeit
td1 entspricht, gegenüber dem
externen Taktsignal ECLK verschoben. Wird das externe Taktsignal
ECLK direkt als gepuffertes Taktsignal BCLK zur Verfügung gestellt,
dann ist die erste Übertragungsverzögerungszeit
td1 gleich null. Während
im Ausführungsbeispiel
gemäß 2 die erste Übertragungsverzögerungszeit
td1 eine vom Eingabepuffer 210 verursachte Verzögerungszeit
ist, kann bei alternativen Ausführungsformen
die erste Übertragungsverzögerungszeit
td1 ganz oder teilweise von anderen Schaltungen verursacht werden.
-
Wie
weiter aus 2 ersichtlich ist, empfängt die
erste Verzögerungsspiegelschaltung (DMC1) 220 das
gepufferte Taktsignal BCLK und verzögert es um eine erste Spiegelverzögerungszeit tMD1,
um ein verzögertes
Taktsignal DCLK zu erzeugen. Im Ausführungsbeispiel gemäß 2 entspricht die
erste Spiegelverzögerungszeit
tMD1 der Summe der ersten, einer zweiten und einer dritten Übertragungsverzögerungszeit
td1, td2 und td3. Wie oben ausgeführt ist, entspricht die erste Übertragungsverzögerungszeit
td1 der Verzögerungszeit
zwischen dem externen Taktsignal ECLK und dem gepufferten Taktsignal
BCLK. Die zweite Übertragungsverzögerungszeit
td2 repräsentiert
die Verzögerungszeit
zwischen einem vorläufigen
Taktsignal PCLK und einem analogen synchronen Taktsignal ASCLK.
Wie aus 2 ersichtlich ist, ist das analoge
synchrone Taktsignal ASCLK ein Ausgabesignal des Grobsynchronisationsblocks 230 und
wird dem spannungsgesteuerten Verzögerungsblock (VCD-Block) 240 als
Eingabesignal zur Verfügung
gestellt. Das vorläufige
Taktsignal PCLK ist das Ausgabesignal des spannungsgesteuerten Verzögerungsblocks
(VCD-Block) 240. Demgemäß entspricht
die zweite Übertragungsverzögerungszeit
td2 der Verzögerungszeit,
welche vom VCD-Block 240 verursacht wird. Die dritte Übertragungsverzögerungszeit
td3 repräsentiert
die Verzögerungszeit
zwischen dem internen Taktsignal ICLK und dem vorläufigen Taktsignal
PCLK. Wird das vorläufige
Taktsignal PCLK direkt als internes Taktsig nal ICLK zur Verfügung gestellt,
dann ist die dritte Übertragungsverzögerungszeit
td3 gleich null. Wie weiter aus 2 ersichtlich
ist, kann die interne Taktgeneratorschaltung 200 einen
Ausgabepuffer 270 umfassen, welcher benutzt wird, um das
vorläufige
Taktsignal PCLK zu Puffern und ein gepuffertes vorläufiges Taktsignal
als internes Taktsignal ICLK zu erzeugen. In diesem Fall entspricht
die dritte Übertragungsverzögerungszeit
td3 der vom Ausgabepuffer 270 verursachten Verzögerungszeit.
-
Der
Grobsynchronisationsblock 230 empfängt das gepufferte Taktsignal
BCLK und das verzögerte
Taktsignal DCLK und erzeugt das analoge synchrone Taktsignal ASCLK.
Er umfasst eine Mehrzahl von analogen synchronen Spiegelverzögerungsschaltungen
(ASMD-Schaltungen), welche getrieben werden, um das Detektionstaktsignal
TCLK, welches von der zweiten DMC2 250 zur Verfügung gestellt wird,
auf das gepufferte Taktsignal BCLK zu synchronisieren.
-
Wie
aus 2 ersichtlich ist, erzeugen die ASMD-Schaltungen
analoge Ausgabetaktsignale APCLK(A) bis APCLK(D), welche benutzt
werden können,
um Flanken des analogen synchronen Taktsignals ASCLK zu formen.
Wie oben ausgeführt
ist, wechseln die logischen Zustände
der analogen Ausgabetaktsignale APCLK(A) bis APCLK(D) basierend auf
einem Zeitpunkt, an welchem ein erstes und ein zweites Vergleichssignal
VCOM1 und VCOM2, siehe 4, beide auf einen bestimmten
Entladungspegel entladen sind, wobei die beiden Signale während verschiedener
Zeitintervalle entladen werden können.
-
Eine
detaillierte Beschreibung des Grobsynchronisationsblocks 230 wird
unter Bezugnahme auf 3 vorgenommen. Eine detaillierte
Beschreibung der ASMD-Schaltungen wird nachfolgend unter Bezugnahme
auf die 4 und 5a bis 5d vorgenommen.
-
Wie
weiter aus 2 ersichtlich, verzögert der
spannungsgesteuerte Verzögerungsblock (VCD-Block) 240 das
analoge synchrone Taktsignal ASCLK um die zweite Übertragungsverzögerungszeit
td2, um das vorläufige
Taktsignal PCLK zu erzeugen. Die zweite Übertragungsverzögerungszeit
td2 kann durch einen Spannungspegel eines Spannungssteuersignals
VCONT gesteuert werden, welches vom Feinsynchronisationsblock 260 zur
Verfügung
gestellt wird.
-
Die
zweite DMC2 250 verzögert
das vorläufige
Taktsignal PCLK um eine zweite Spiegelverzögerungszeit tMD2, um das Detektionstaktsignal
TCLK zu erzeugen. Die zweite Spiegelverzögerungszeit tMD2 kann der Summe
aus der ersten und der dritten Übertragungsverzögerungszeit
td1 und td3 entsprechen und die zweite DMC2 250 kann daher
durch eine Spiegelung des Eingabepuffers 210 und des Ausgabepuffers 270 implementiert
werden. Die erste Spiegelverzögerungszeit
tMD1 der ersten DMC1 220 kann auf einen Wert gesetzt werden,
welcher der Summe der zweiten Übertragungsverzögerungszeit td2
und der zweiten Spiegelverzögerungszeit
tMD2 entspricht.
-
Der
Feinsynchronisationsblock 260 kann verwendet werden, um
die Phase des gepufferten Taktsignals BCLK mit der Phase des Detektionstaktsignals
TCLK zu vergleichen. Die Ausgabe des Feinsynchronisationsblocks 260 kann
das Spannungssteuersignal VCONT sein, dessen Spannungspegel auf
dem Vergleichsergebnis basiert. In Ausgestaltung der Erfindung kann
die zweite Übertragungsverzögerungszeit
td2 des VCD-Blocks 240 durch den vom Feinsynchronisationsblock 260 zur
Verfügung gestellten
Spannungspegel des Spannungssteuersignals VCONT genau gesteuert
werden.
-
Der
Feinsynchronisationsblock 260 umfasst den Phasendetektor
(PD) 261, die Ladungspumpe (CP) 263 und den Schleifenfilter
(LF) 265. Der Phasendetektor 261 detektiert die
Verzögerung
oder das Vorauseilen der Phase des Detektionstaktsignals TCLK relativ
zum gepufferten Taktsignal BCLK. Die Ladungspumpe 263 reagiert
auf eine Ausgabe des Phasendetektors 261 und steuert einen
Spannungspegel eines Ausgabesignals N264 durch einen Ladungspumpvorgang.
Die Niederfrequenzanteile des Ausgabesignals N264 der Ladungspumpe 263 passieren
den Schleifenfilter 265, so dass der durchgelassene Signalanteil
als Spannungssteuersignal VCONT zur Verfügung gestellt wird.
-
3 zeigt
ein Blockdiagramm eines Ausführungsbeispiels
des Grobsynchronisationsblocks 230 aus 2.
Wie aus 3 ersichtlich ist, kann der
Grobsynchronisationsblock 230 eine erste bis vierte ASMD-Schaltung 233_1 bis 233_4 umfassen. Die
erste ASMD-Schaltung 233_1 stellt ein erstes analoges synchrones
Taktsignal ASCLK(A) zur Verfügung,
welches verwendet werden kann, um die ansteigenden Flanken des Detektionstaktsignals
TCLK, siehe 2, in ungeraden Perioden auf
die ansteigenden Flanken des gepufferten Taktsignals BCLK in ungeraden
Perioden zu synchronisieren. Die zweite ASMD-Schaltung 233_2 stellt
ein zweites analoges synchrones Taktsignal ASCLK(B) zur Verfügung, welches
verwendet werden kann, um die abfallenden Flanken des Detektionstaktsignals
TCLK in ungeraden Perioden auf die abfallenden Flanken des gepufferten
Taktsignals BCLK in ungeraden Perioden zu synchronisieren. Die dritte
ASMD-Schaltung 233_3 stellt ein drittes analoges synchrones
Taktsignal ASCLK(C) zur Verfügung,
welches verwendet werden kann, um die ansteigenden Flanken des Detektionstaktsignals
TCLK in geraden Perioden auf die ansteigenden Flanken des gepufferten
Taktsignals BCLK in geraden Perioden festzulegen. Die vierte ASMD-Schaltung 233_4 stellt
ein viertes analoges synchrones Taktsignal ASCLK(D) zur Verfügung, welches
verwendet werden kann, um die abfallenden Flanken des Detektionstaktsignals
TCLK in geraden Perioden auf die abfallenden Flanken des gepufferten
Taktsignals BCLK in geraden Perioden festzulegen.
-
4 zeigt
ein detailliertes Schaltbild eines Ausführungsbeispiels für eine der
vier analogen synchronen Spiegelverzögerungsschaltungen (ASMD-Schaltungen) 233_1 bis 233_4 aus 3.
Wie aus 4 ersichtlich ist, umfasst die
jeweilige ASMD-Schaltung in diesem Fall eine Vergleichseinheit 410,
eine erste und eine zweite Vorladeeinheit 420 und 430,
eine erste und eine zweite Entladeeinheit 440 und 450 und
eine erste und eine zweite Ladeeinheit 460 und 470.
-
Die
Vergleichseinheit 410 vergleicht den Spannungspegel des
ersten Vergleichssignals VCOM1 mit dem Spannungspegel des zweiten
Vergleichssignals VCOM2 und erzeugt das analoge Ausgabetaktsignal
APCLK. Die erste Vorladeeinheit 420 lädt das erste Vergleichssignal
VCOM1 in Reaktion auf ein erstes Vorladesignal /PRE1 vor. Die zweite
Vorladeeinheit 430 lädt
das zweite Vergleichssignal VCOM2 in Reaktion auf ein zweites Vorladesignal /PRE2
vor. Im Ausführungsbeispiel
gemäß 4 entspricht
der Spannungspegel, auf welchen das erste und das zweite Vergleichssignal
VCOM1 und VCOM2 vorgeladen werden, einer Versorgungsspannung VCC.
-
Das
erste und das zweite Vorladesignal /PRE1 und /PRE2 können zu
verschiedenen Zeitpunkten aktiviert werden. Daher können das
erste und das zweite Vergleichssignal VCOM1 und VCOM2 zu verschiedenen
Zeitpunkten auf die Versorgungsspannung VCC vorgeladen werden. Zudem können das
erste und das zweite Vergleichssignal VCOM1 und VCOM2 bei Bedarf
durch das gleiche Signal implementiert werden. Bei einer solchen
Ausführungsform
werden das erste und das zweite Vergleichssignal VCOM1 und VCOM2
zum gleichen Zeitpunkt auf die Versorgungsspannung VCC vorgeladen.
In der nachfolgenden Beschreibung wird angenommen, dass das erste
und zweite Vorladesignal /PRE1 und /PRE2 durch das gleiche Vorladesignal /PRE
implementiert werden. In anderen erfindungsgemäßen Ausführungsformen können jedoch
getrennte Vorladesignale /PRE1 und /PRE2 verwendet werden.
-
Im
Ausführungsbeispiel
der ASMD-Schaltung gemäß 4 kann
die erste Entladeeinheit 440 verwendet werden, um das erste
Vergleichssignal VCOM1 in Reaktion auf ein erstes Referenzeingabesignal
VRIN1 zu entladen. Die zweite Entladeeinheit 450 kann verwendet
werden, um das zweite Vergleichssignal VCOM2 in Reaktion auf ein
zweites Referenzeingabesignal VRIN2 zu entladen. Im beschriebenen
Ausführungsbeispiel
können
die erste und zweite Entladeeinheit 440 und 450 einen
Entladevorgang mit der gleichen Referenzentladefähigkeit ausführen. Im
vorliegenden Ausführungsbeispiel
bezieht sich die Referenzentladefähigkeit auf die Menge an Ladung
des ersten oder zweiten Vergleichssignals VCOM1 und VCOM2, welche
pro Zeiteinheit entladen wird, wenn beispielsweise die Startspannungspegel
des ersten und zweiten Referenzeingabesignals VRIN1 und VRIN2 der
Versorgungsspannung VCC entsprechen.
-
Die
erste und zweite Ladeeinheit 460 und 470 laden
das erste bzw. das zweite Vergleichssignal VCOM1 und VCOM2 und weisen
die gleiche Ladekapazität
auf. In der gezeigten Ausführungsform
der Erfindung umfasst die erste Ladungseinheit 460 einen ersten
Kondensator C461, welcher mit dem ersten Vergleichssignal VCOM1
verbunden ist, und die zweite Ladungseinheit 470 umfasst
einen zweiten Kondensator C471, welcher mit dem zweiten Vergleichssignal
VCOM2 verbunden ist.
-
Wie
aus 3 ersichtlich ist, können in bestimmten erfindungsgemäßen Ausführungsformen das
erste und zweite Referenzeingabesignal VRIN1 und VRIN2 und das erste
und zweite Vorladesignal /PRE1 und /PRE2 oder das Vorladesignal
/PRE, wenn ein einzelnes Vorladesignal verwendet wird, durch Logiksignalgeneratoreinheiten
erzeugt werden, wie z. B. durch die Einheiten 231_1 bis 231_4, welche
logische Kombinationen des gepufferten Taktsignals BCLK und des
verzögerten
Taktsignals DCLK verwenden.
-
Jede
der ersten bis vierten ASMD-Schaltungen 233_1 bis 233_4 kann
die gleiche Struktur aufweisen. Das Timing der Signale, welche in
die vier Schaltungen eingegeben und von diesen ausgegeben werden,
kann sich jedoch unterscheiden. Entsprechend sind in den 3 und 4 die
Eingabesignale und Ausgabesignale, welche sich auf die vier ASMD-Schaltungen 233_1 bis 233_4 beziehen,
zur Unterscheidung mit einem zusätzlichen
Buchstaben A, B, C und D gekennzeichnet. Das erste und zweite Referenzeingabesignal
VRIN1(A) und VRIN2(A) und das Vorladesignal /PRE(A) werden beispielsweise der
ASMD-Schaltung 233_1 von der ersten Logiksignalgeneratoreinheit 231_1 zur
Verfügung
gestellt. Das erste und zweite Referenzeingabesignal VRIN1(A) und
VRIN2(A) und das Vorladesignal /PRE(A) werden beispielsweise aus
logischen Kombinationen des gepufferten Taktsignals BCLK und des
verzögerten
Taktsignals DCLK erzeugt. Verfahren zum Erzeugen des ersten und
zweiten Referenzeingabesignals VRIN1(A) und VRIN2(A) und des Vorladesignals
/PRE(A) sind dem Fachmann aus dem Stand der Technik bekannt, so
dass hier auf eine eingehende Beschreibung verzichtet werden kann.
-
Die 5a bis 5d zeigen
jeweils ein Zeitablaufdiagramm zur Darstellung der Funktionsweise
der ASMD-Schaltung gemäß 4,
wenn diese für
die erste bis vierte ASMD-Schaltung 233_1 bis 233_4 gemäß 3 implementiert
ist. Es ist zu beachten, dass in den 5a bis 5d das
Signal 2·BCLK
ein Signal mit dem gleichen Tastverhältnis und einer doppelt so
langen Periode wie das gepufferte Taktsignal BCLK bezeichnet. Analog
bezeichnet das Signal 2·DCLK
ein Signal mit dem gleichen Tastverhältnis und einer doppelt so
langen Periode wie das verzögerte
Taktsignal DCLK.
-
Nachfolgend
wird die Funktionsweise der ersten ASMD-Schaltung 233_1 unter
Bezugnahme auf 5a beschrieben. Zu einem Zeitpunkt t11,
an welchem der logische Pegel des Vorladesignals /PRE(A), d. h.
des an die erste Vorladeschaltung 420 und an die zweite
Vorladeschaltung 430 der ASMD-Schaltung 321_1 angelegten
Eingabesignals, auf einen niedrigen logischen Zustand „L” wechselt, werden
das erste und das zweite Vergleichssignal VCOM1(A) und VCOM2(A)
auf die Versorgungsspannung VCC vorgeladen. Zum Zeitpunkt t12 wechselt
der logische Pegel des Vorladesignals /PRE(A) auf einen hohen logischen
Zustand „H” und der
logische Pegel des ersten Referenzeingabesignals VRIN1(A) wechselt
ebenfalls auf den hohen logischen Pegel „H”. Daraus resultiert, dass
der Spannungspegel des ersten Vergleichssignals VCOM1(A) mit einer
vorgegebenen Referenzentladefähigkeit abzunehmen
beginnt. Das Abnehmen des Spannungspegels des ersten Vergleichssignals VCOM1(A)
wird während
eines ersten Entladeintervalls pDIS1 fortgeführt, so dass der Spannungspegel des
ersten Vergleichssignals VCOM1(A) einen vorbestimmten Entladespannungspegel
VIER erreicht. Wie aus 5a ersichtlich ist, behält das zweite
Referenzeingabesignal VRIN2(A) während
des ersten Entladeintervalls pDIS1 den logischen L-Zustand, so dass
das zweite Vergleichssignal VCOM2(A) auf dem Pegel der Versorgungsspannung
VCC bleibt.
-
Am
Ende des ersten Entladeintervalls DIS1, d. h. zum Zeitpunkt t13,
welches mit der ansteigenden Flanke der zweiten Periode des gepufferten
Taktsignals BCLK korrespondiert, wechselt der Spannungspegel des
ersten Referenzeingabesignals VRIN1(A) auf den logischen L-Zustand.
Daraus resultiert, dass das erste Vergleichssignal VCOM1(A) den
Entladevorgang beendet und den Entladespannungspegel VIER beibehält. Zu diesem
Zeitpunkt, d. h. zum Zeitpunkt t13, wechselt der Spannungspegel des
zweiten Referenzeingabesignals VRIN2(A) auf den logischen H-Zustand,
wodurch die zweite Entladeeinheit 450 eingeschaltet wird.
Dadurch beginnt der Spannungspegel des zweiten Vergleichssignals VCOM2(A)
mit der vorgegebenen Referenzentladefähigkeit abzunehmen. Zum Zeitpunkt
t14 erreicht der Spannungspegel des zweiten Ver gleichssignals VCOM2(A)
den Entladespannungspegel VIER und wird gleich dem Spannungspegel
des ersten Vergleichssignals VCOM1(A). Wie aus 5a ersichtlich
ist, entspricht die Länge
des Intervalls pDIS2 zwischen den Zeitpunkten t13 und t14 dem ersten
Entladezeitintervall pDIS1, da das erste und das zweite Vergleichssignal
VCOM1(A) und VCOM2(A) mit der Referenzentladefähigkeit entladen werden.
-
Das
analoge Ausgabetaktsignal APCLK(A) stellt beginnend mit der dritten
Taktperiode die ansteigenden Flanken des Detektionstaktsignals TCLK
in ungeraden Taktzyklen zur Verfügung.
Zu diesem Zeitpunkt entspricht die Verzögerungszeit des Detektionstaktsignals
TCLK gegenüber
dem analogen Ausgabetaktsignal APCLK(A) der Summe der zweiten Übertragungsverzögerungszeit
td2 vom spannungsgesteuerten Verzögerungsblock 240 und
der zweiten Spiegelverzögerungszeit
tMD2 von der zweiten DMC2 250. Daher korrespondiert die
Verzögerungszeit
des Detektionstaktsignals TCLK gegenüber dem analogen Ausgabetaktsignal
APCLK(A) mit der ersten Spiegelverzögerungszeit tMD1, d. h. es gilt,
siehe 3: tMD1 = tMD2 + td2 = td1 + td2 + td3.
-
Daher
sind, wie aus 5a ersichtlich ist, nach der
dritten Taktperiode des Detektionstaktsignals TCLK die ansteigenden
Flanken des Detektionstaktsignals TCLK in ungeraden Taktperioden
auf die ansteigenden Flanken des gepufferten Taktsignals BCLK in
ungeraden Perioden synchronisiert.
-
Wie
aus 5b ersichtlich ist, können die zweite Logiksignalgeneratoreinheit 231_2 und
die zweite ASMD-Schaltung 233_2 verwendet werden, um das
zweite analoge Ausgabetaktsignal APCLK(B) zu erzeugen, welches benutzt
wird, um nach der dritten Periode des Detektionstaktsignals TCLK
die abfallenden Flanken des Detektionstaktsignals TCLK in ungeraden
Perioden auf die abfallenden Flanken des gepufferten Taktsignals
BCLK in ungeraden Perioden zu synchronisieren.
-
Analog
können,
wie aus 5c ersichtlich ist, die dritte
Logiksignalgeneratoreinheit 231_3 und die dritte ASMD-Schaltung 233_3 verwendet
werden, um das analoge Ausgabetaktsignal APCLK(C) zu erzeugen, welches
benutzt wird, um nach der dritten Periode des Detektionstaktsignals
TCLK die ansteigenden Flanken des Detektionstaktsignals TCLK in geraden
Perioden auf die ansteigenden Flanken des gepufferten Taktsignals
BCLK in geraden Perioden zu synchronisieren.
-
Wie
schließlich
aus 5d ersichtlich ist, können die vierte Logiksignalgeneratoreinheit 231_4 und
die vierte ASMD-Schaltung 233_4 verwendet werden, um das
analoge Ausgabetaktsignal APCLK(D) zu erzeugen, welches benutzt
wird, um nach der dritten Periode des Detektionstaktsignals TCLK die
abfallenden Flanken des Detektionstaktsignals TCLK in geraden Perioden
auf die abfallenden Flanken des gepufferten Taktsignals BCLK in
geraden Perioden zu synchronisieren.
-
Die
Funktionsweise der zweiten bis vierten Logiksignalgeneratoreinheiten 231_2 bis 231_4 und der
zweiten bis vierten ASMD-Schaltungen 233_2 bis 233_4 ist
unter Bezugname auf die in Verbindung mit 5a erfolgten
Beschreibung der ersten Logiksignalgeneratoreinheit 231_1 und
der ersten ASMD-Schaltung 233_1 leicht verständlich.
Daher kann auf eine detaillierte Beschreibung der Funktionsweise
der zweiten bis vierten Logiksignalgeneratoreinheiten 231_2 bis 231_4 und
der zweiten bis vierten ASMD-Schaltungen 233_2 bis 233_4 verzichtet
werden.
-
Es
ist zu beachten, dass das Ausführungsbeispiel
gemäß 3 vier
getrennte Logiksignalgeneratoreinheiten 31_1 bis 231_4 umfasst,
welche jedoch alternativ auch in einer einzigen Einheit zusammengefasst
sein können.
-
Wie
weiter aus 3 ersichtlich ist, detektiert
der Flankendetektor 235 die analogen Ausgabetaktsignale
APCLK(A) bis APCLK(D), welche von den ersten bis vierten ASMD-Schaltungen 233_1 bis 233_4 ausgegeben
werden, und erzeugt das analoge synchrone Taktsignal ASCLK mit dem
gleichen Tastverhältnis
und der gleichen Periode wie das gepufferte Taktsignal BCLK.
-
Die 6 und 7 zeigen
ein Schaltbild bzw. ein Zeitablaufdiagramm eines Ausführungsbeispiels
des Flankendetektors 235 aus 3. Wie aus 7 ersichtlich
ist, wechselt zum Zeitpunkt t14 der Spannungspegel des ersten analogen
Ausgabetaktsignals APCLK(A), welches von der ersten ASMD-Schaltung 233_1 ausgegeben
wird, siehe 3, auf den logischen H-Zustand,
wie oben ausgeführt. Wie
aus 6 ersichtlich ist, wird, wenn dies auftritt, ein
erster PMOS-Transistor 601 leitend geschaltet, wodurch
der Spannungspegel des analogen synchronen Taktsignals ASCLK auf
den logischen H-Zustand wechselt.
-
Wie
weiter aus 7 ersichtlich ist, wechselt zum
Zeitpunkt t24 der Spannungspegel des analogen Ausgabetaktsignals
APCLK(B), welches von der zweiten ASMD-Schaltung 233_2 ausgegeben
wird, auf den logischen H-Zustand. Wie aus 6 ersichtlich
ist, wird, wenn dies auftritt, ein erster NMOS-Transistor 603 leitend
geschaltet, wodurch der Spannungspegel des analogen synchronen Taktsignals
ASCLK auf den logischen L-Zustand wechselt.
-
Wie
weiter aus 7 ersichtlich ist, wechselt zum
Zeitpunkt t34 der Spannungspegel des analogen Ausgabetaktsignals
APCLK(C), welches von der dritten ASMD-Schaltung 233_3 ausgegeben
wird, auf den logischen H-Zustand. Wie aus 6 ersichtlich
ist, wird, wenn dies auftritt, ein zweiter PMOS-Transistor 605 leitend
geschaltet, wodurch der Spannungspegel des analogen synchronen Taktsignals
ASCLK auf den logischen H-Zustand wechselt.
-
Wie
weiter aus 7 ersichtlich ist, wechselt zum
Zeitpunkt t44 der Spannungspegel des analogen Ausgabetaktsignals
APCLK(D), welches von der vierten ASMD-Schaltung 233_4 ausgegeben
wird, auf den logischen H-Zustand. Wie aus 6 ersichtlich
ist, wird, wenn dies auftritt, ein zweiter NMOS-Transistor 607 leitend
geschaltet, wodurch der Spannungspegel des analogen synchronen Taktsignals
ASCLK auf den logischen L-Zustand wechselt.
-
Durch
den Betrieb des Flankendetektors 235 weist das analoge
synchrone Taktsignal ASCLK das gleiche Tastverhältnis wie das gepufferte Taktsignal BCLK
auf. Zudem wird das Detektionstaktsignal TCLK, wie oben beschrieben,
durch die erste Spiegelverzögerungszeit
tMD1 gegenüber
dem analogen synchronen Taktsignal ASCLK verzögert. Dadurch wird das Detektionstaktsignal
TCLK ab dem dritten Taktsignal auf das gepufferte Taktsignal BCLK
synchronisiert, das heißt
nach einer Synchronisierzeitspanne, die zwei Taktperioden des gepufferten
Taktsignals BCLK entspricht.
-
8 zeigt
ein Zeitablaufdiagramm zur Darstellung der Funktionsweise der internen
Taktgeneratorschaltung 200 gemäß 2, woraus
deutlich wird, dass das interne Taktsignal ICLK nach einer Synchronisierzeitspanne
von zwei Taktzyklen des externen Taktsignals ECLK auf das externe
Taktsignal ECLK synchronisiert ist.
-
Wie
aus 8 ersichtlich ist, wird zum Zeitpunkt t15 das
Detektionstaktsignal TCLK grob auf das gepufferte Taktsignal BCLK
synchronisiert, wie oben ausgeführt.
Insbesondere eilt das externe Taktsignal ECLK dem gepufferten Taktsignal
BCLK um die erste Übertragungsverzögerungszeit
td1 voraus. Zudem eilt, wie aus 2 ersichtlich
ist, das interne Taktsignal ICLK dem Detektionstaktsignal TCLK um die
erste Übertragungsverzögerungszeit
td1 voraus. Daher bedeutet die Synchronisa tion des Detektionstaktsignals
TCLK auf das gepufferte Taktsignal BCLK, dass das interne Taktsignal
ICLK auf das externe Taktsignal ECLK synchronisiert wird.
-
Daher
kann das interne Taktsignal ICLK durch die Verwendung der erfindungsgemäßen Generatorschaltung 200 für das interne
Taktsignal ab der dritten Taktsignalperiode grob auf das externe Taktsignal
ECLK synchronisiert werden, d. h. nach Ablauf einer Synchronisierzeitspanne,
die zwei Taktzyklen entspricht. Anschließend kann das interne Taktsignal
ICLK durch den Feinsynchronisationsblock 260 und den spannungsgesteuerten
Verzögerungsblock 240 fein
auf das externe Taktsignal ECLK synchronisiert werden.
-
Die
im ersten Ausführungsbeispiel
der internen Taktgeneratorschaltung 200 enthaltenen ASMD-Schaltungen
können
eine festgelegte Entladungsfähigkeit
aufweisen. Wird die Periode des externen Taktsignals ECLK wesentlich
verlängert,
d. h. wenn das externe Taktsignal ECLK ein Niedrigfrequenzsignal
ist, dann kann der erste Entladespannungspegel VIER des ersten Vergleichssignals VCOM1
einer Massespannung VSS entsprechen. Des Weiteren kann die Zeitspanne,
bis das erste Vergleichssignal VCOM1 die Massespannung VSS erreicht,
vor dem Zeitpunkt liegen, an welchem das zweite Vergleichssignal
VCOM2 mit dem Entladevorgang beginnt, d. h. dem Zeitpunkt t13 gemäß 5a. In
einer solchen Situation kann sich die Länge der Zeitintervalle pDIS1
und pDIS2 unterscheiden, so dass das interne Taktsignal ICLK nicht
auf das externe Taktsignal ECLK synchronisiert werden kann.
-
Außerdem kann,
wenn die Periode des externen Taktsignals ECLK stark verkürzt wird,
d. h. wenn das externe Taktsignal ECLK ein Hochfrequenzsignal ist,
die Differenz zwischen dem Entladespannungspegel VIER des ersten
Vergleichssignals VCOM1 und der Versorgungsspannung VCC sehr klein
sein. Dies kann es schwierig machen, die Span nungspegel des ersten
und zweiten Vergleichssignals VCOM1 und VCOM2 miteinander zu vergleichen.
-
Gemäß einem
zweiten erfindungsgemäßen Ausführungsbeispiel
wird die interne Taktgeneratorschaltung 200 mit einer verbesserten
Leistungsfähigkeit
für Niedrigfrequenz-
und/oder Hochfrequenzanwendungen zur Verfügung gestellt. 9 zeigt
ein schematisches Blockdiagramm eines zweiten Ausführungsbeispiels
einer erfindungsgemäßen internen Taktgeneratorschaltung 900,
die analog zur bereits beschriebenen internen Taktgeneratorschaltung 200 gemäß 2 aufgebaut
ist. Bei der internen Taktgeneratorschaltung 900 gemäß 9 wird
jedoch der Grobsynchronisationsblock 930 in Reaktion auf
ein Entladungssteuersignal DISCON gesteuert. Zudem kann die interne
Taktgeneratorschaltung 900, wie aus 9 ersichtlich
ist, einen Entladungssteuersignalgeneratorblock 980 zum
Erzeugen des Entladungssteuersignals DISCON umfassen. Das beschriebene
Entladungssteuersignal DISCON kann als Signal ausgeführt sein,
dessen logischer Pegel von der Frequenz beispielsweise eines ersten
Taktzyklus des externen Taktsignals ECLK gesteuert wird. Als Konsequenz
kann die Referenzentladungsfähigkeit
von jeder der ASMD-Schaltungen im Grobsynchronisationsblock 930 gemäß der Frequenzänderung
des externen Taktsignals ECLK aktiv variiert werden.
-
Die
Konstruktion und Funktionsweise anderer Komponenten der internen
Taktgeneratorschaltung 900 gemäß 9 entsprechen
der Konstruktion und Funktionsweise der analog bezeichneten Blöcke der
internen Taktgeneratorschaltung 200 gemäß 2. Daher
kann auf eine detaillierte Beschreibung der verbleibenden Blöcke aus 9 verzichtet
werden.
-
10 zeigt
ein Blockdiagramm eines Ausführungsbeispiels
des Grobsynchronisationsblocks 930 aus 9.
Der Grobsynchronisationsblock 930 gemäß 10 ist
analog zum Grobsynchronisationsblock 230 gemäß 3 ausgeführt, außer dass
im Grobsynchronisationsblock 930 gemäß 10 die Referenzentladefähigkeit
der ASMD-Schaltungen 933_1 bis 933_4 vom Entladungssteuersignal
DISCON gesteuert wird. Dadurch kann die Referenzentladefähigkeit
der ASMD-Schaltungen 933_1 bis 933_4 abhängig von
der Frequenzveränderung
des externen Taktsignals ECLK aktiv variiert werden.
-
Die
Konstruktion und Funktionsweise anderer Komponenten des Grobsynchronisationsblocks 930 gemäß 10 entsprechen
der Konstruktion und Funktionsweise der analog bezeichneten Blöcke des
Grobsynchronisationsblocks 230 gemäß 3. Daher
kann auf eine detaillierte Beschreibung der verbleibenden Blöcke aus 10 verzichtet
werden.
-
11 zeigt
ein Schaltbild eines Ausführungsbeispiels
für je
eine der vier ASMD-Schaltungen 933_1 bis 933_4 aus 10.
Wie aus 11 ersichtlich ist, können die
ASMD-Schaltungen jeweils eine Vergleichseinheit 1110, eine
erste und eine zweite Vorladeeinheit 1120 und 1130,
eine erste und eine zweite Entladeeinheit 1140 und 1150 und
eine erste und eine zweite Ladeeinheit 1160 und 1170 umfassen.
-
Die
Vergleichseinheit 1110, die erste und zweite Vorladeeinheit 1120 und 1130 und
die erste und zweite Ladeeinheit 1160 und 1170 können jeweils
die gleiche Konstruktion und Funktionsweise wie die Vergleichseinheit 410,
die erste und zweite Vorladeeinheit 420 und 430 und
die erste und zweite Ladeeinheit 460 und 470 der
ASMD-Schaltungen gemäß 4 aufweisen.
Daher wird auf eine nochmalige detaillierte Beschreibung dieser
Einheiten aus 11 verzichtet. Im Gegensatz
dazu unterscheiden sich die erste und zweite Entladeeinheit 1140 und 1150 von
der ersten und zweiten Entladeeinheit 440 und 450 gemäß 4.
-
Insbesondere
kann die erste Entladeeinheit 1140 benutzt werden, um das
erste Vergleichssignal VCOM1 in Reaktion auf ein erstes Referenzeingabesignal
VRIN1 zu entladen. Außerdem
kann die zweite Entladeeinheit 1150 benutzt werden, um
das zweite Vergleichssignal VCOM2 in Reaktion auf ein zweites Referenzeingabesignal
VRIN2 zu entladen. Zusätzlich
wird die Referenzentladefähigkeit
der ersten und zweiten Entladeeinheit 1140 und 1150 vom
Entladungssteuersignal DISCON gesteuert.
-
Die
erste Entladeeinheit 1140 umfasst einen ersten Entladeblock 1141 und
eine erste Stromquelle 1143. Die zweite Entladeeinheit 1150 umfasst
einen zweiten Entladeblock 1151 und eine zweite Stromquelle 1153.
Der erste Entladeblock 1141 entlädt das erste Vergleichssignal
VCOM1 in Reaktion auf das erste Referenzeingabesignal VRIN1. Der
zweite Entladeblock 1151 entlädt das zweite Vergleichssignal VCOM2
in Reaktion auf das zweite Referenzeingabesignal VRIN2.
-
Die
erste Stromquelle 1143 erlaubt der Ladung, welche vom ersten
Entladeblock 1141 zur Verfügung gestellt wird und durch
das erste Vergleichssignal VCOM1 entladen wird, mit der Referenzentladefähigkeit
zu fließen.
Analog erlaubt die zweite Stromquelle 1153 der Ladung,
welche vom zweiten Entladeblock 1151 zur Verfügung gestellt
wird und durch das zweite Vergleichssignal VCOM2 entladen wird,
mit der Referenzentladefähigkeit
zu fließen.
-
In
diesem Fall wird die Referenzentladefähigkeit der ersten und zweiten
Stromquelle 1143 und 1153 in Reaktion auf das
Entladungssteuersignal DISCON gesteuert. Das bedeutet, dass wenn
das Entladungssteuersignal DISCON auf dem logischen H-Zustand ist,
NMOS-Transistoren 1143a und 1153a leitend geschaltet
werden, so dass die Referenzentladefähigkeit relativ hoch ist. Im
Gegensatz dazu werden, wenn das Entladungssteuersignal DISCON auf dem
logischen L-Zustand ist, die NMOS-Transistoren 1143a und 1153a sperrend
geschaltet, so dass die Referenzentladefähigkeit relativ niedrig ist.
-
Auf
diese Weise kann die Referenzentladefähigkeit gemäß dem logischen Pegel des Entladungssteuersignals
DISCON variiert werden, welcher wiederum auf der Frequenz des externen
Taktsignals ECLK basiert.
-
12 zeigt
ein Blockdiagramm eines Ausführungsbeispiels
des Entladungssteuersignalgeneratorblocks 980 aus 9.
Der Entladungssteuersignalgeneratorblock 980 umfasst in
diesem Beispiel eine Referenzfrequenzgeneratoreinheit 1201,
eine Starttaktsignalerfassungseinheit 1203 und eine Aktivbereichsvergleichseinheit 1205.
-
Die
Referenzfrequenzgeneratoreinheit 1201 erzeugt ein Referenzfrequenzsignal
RFST mit einem vorbestimmten aktiven Bereich in Reaktion auf beispielsweise
die ansteigende Flanke der ersten Taktperiode des externen Taktsignals
ECLK. Die Starttaktsignalerfassungseinheit 1203 erfasst
die erste Taktperiode des externen Taktsignals ECLK, um ein Taktstartsignal
FICK zu erzeugen.
-
Die
Aktivbereichsvergleichseinheit 1205 empfängt das
Referenzfrequenzsignal RFST und das Taktstartsignal FICK und erzeugt
daraus das Entladungssteuersignal DISCON. Daher kann das Entladungssteuersignal
DISCON in Ausgestaltung der Erfindung einen logischen Zustand aufweisen,
welcher auf dem Verhältnis
der Breite des aktiven Bereichs des Taktstartsignals FICK zur Breite
des aktiven Bereichs des Referenzfrequenzsignals RFST basiert.
-
13 zeigt
ein Schaltbild eines Ausführungsbeispiels
der Referenzfrequenzgeneratoreinheit 1201 aus 12.
Wie aus 13 zusammen mit den 15a und 15b ersichtlich
ist, wechselt der logische Pegel eines Signals an einem Anschluss N1301
in Reaktion auf die ansteigende Flanke beispielsweise der ersten
Periode des externen Taktsignals ECLK auf den logischen L-Zustand
und behält anschließend den
logischen L-Zustand. Des weiteren kann eine Inversionszwischenspeicherschaltung 1302 verwendet
werden, um das Signal am Anschluss N1301 zu invertieren und um eine
vorgegebene Steuerverzögerungszeitspanne
tCON zu verzögern
und das invertierte und verzögerte
Signal an einem Anschluss N1303 als Eingabesignal zur Verfügung zu
stellen. Daher wird das Referenzfrequenzsignal RFST, welches das
Ausgabesignal der Referenzfrequenzgeneratoreinheit 1201 ist,
durch den aktiven Bereich der Steuerverzögerungszeitspanne tCON ein
Mal aktiviert.
-
14 zeigt
ein Schaltbild eines Ausführungsbeispiels
der Starttaktsignalerfassungseinheit 1203 und der Aktivbereichsvergleichseinheit 1205 aus 12.
Wie aus 14 zusammen mit den 15a und 15b ersichtlich
ist, wechselt der logische Pegel eines Signals an einem Anschluss N1401
in Reaktion auf die abfallende Flanke der ersten Periode des externen
Taktsignals ECLK vom logischen H-Zustand auf den logischen L-Zustand.
Anschließend
wird das Signal am Anschluss N1401 auf dem logischen L-Zustand gehalten.
Dadurch ist das Taktstartsignal FICK, welches von der Starttaktsignalerfassungseinheit 1203 ausgegeben
wird, in der ersten Taktperiode zum externen Taktsignal ECLK identisch.
-
Zudem
wird das Taktstartsignal FICK durch ein Übertragungsgatter 1402 während eines
Intervalls übertragen,
in welchem das Referenzfrequenzsignal RFST im logischen H-Zustand
ist. Außerdem wird
das Ausgabesignal an einem Anschluss N1403 des Übertragungsgatters 1402 invertiert
und zwischengespeichert und das invertierte und zwischengespeicherte
Signal wird als das Entladungssteuersignal DISCON ausgegeben.
-
Als
Konsequenz wechselt, wie aus 15a ersichtlich
ist, der logische Pegel des Entladungssteuersignals DISCON auf den
logischen H-Zustand, wenn
das externe Taktsignal ECLK ein Hochfrequenzsignal ist. Dadurch
wird die Referenzentladefähigkeit
der ASMD-Schaltungen des Grobsynchronisationsblocks 930 relativ
hoch, wodurch es der internen Taktsignalgeneratorschaltung 900 ermöglicht wird,
passend mit dem Hochfrequenzsignal zu arbeiten.
-
Wie
aus 15b ersichtlich ist, wechselt
der logische Pegel des Entladungssteuersignals DISCON auf den logischen
L-Zustand, wenn das externe Taktsignal ECLK ein Niedrigfrequenzsignal
ist. Dadurch wird die Referenzentladefähigkeit der ASMD-Schaltungen
des Grobsynchronisationsblocks 930 relativ niedrig, wodurch
es der internen Taktgeneratorschaltung 900 ermöglicht wird,
passend mit dem Niedrigfrequenzsignal zu arbeiten.
-
In
den Schaltungen der 13 und 14 wird
ein Signal RET benutzt, um einen Anschluss N1305 auf die Massespannung
VSS zurückzusetzen.
Das Signal RET kann ein Impulssignal sein, welches beispielsweise
vor der ersten Taktperiode des externen Taktsignals ECLK erzeugt
wird.
-
In
den in der internen Taktgeneratorschaltung 900 enthaltenen
ASMD-Schaltungen
kann folglich die Referenzentladefähigkeit gemäß einer Frequenzveränderung
des externen Taktsignals ECLK aktiv variiert werden. Daraus resultiert,
dass die ASMD-Schaltungen aktiv mit Frequenzveränderungen im empfangenen externen
Taktsignal umgehen können
und einen breiten Betriebsbereich aufweisen.
-
Die
beschriebenen Ausführungsbeispiele umfassen
ASMD-Schaltungen, welche ein erstes und zweites Vergleichssignal
auf die Versorgungsspannung VCC vorladen und auf die Massespannung
VSS entladen. In einer alternativen Ausführungsform können die
ersten und zweiten Ver gleichssignale auf die Massespannung VSS vorgeladen
und auf die Versorgungsspannung VCC entladen werden. Zudem kann
in alternativen Ausführungsformen der
Grobsynchronisationsblock anstelle der beschriebenen vier ASMD-Schaltungen
und des Flankendetektors auch nur eine einzige ASMD-Schaltung enthalten.
Außerdem
kann die Referenzentladefähigkeit
bei Bedarf durch mehrere Entladungssteuersignale auf eine Mehrzahl
von verschiedenen Pegeln eingestellt werden.
-
Zudem
kann der Entladungssteuersignalgeneratorblock 980 in alternativen
Ausführungsformen das
gepufferte Taktsignal BCLK oder das verzögerte Taktsignal DCLK anstelle
des externen Taktsignals empfangen und das Entladungssteuersignal
DISCON kann gemäß der ersten
Taktperiode oder einer anderen Taktperiode des gepufferten Taktsignals BCLK
oder des verzögerten
Taktsignals DCLK gesteuert werden.
-
Erfindungsgemäße Ausführungsformen
der internen Taktgeneratorschaltung umfassen den Grobsynchronisationsblock.
Zudem wird ein internes Taktsignal, welches von der erfindungsgemäßen internen
Taktgeneratorschaltung zur Verfügung
gestellt wird, vom Grobsynchronisationsblock ab der dritten Taktperiode
grob auf das externe Taktsignal synchronisiert, d. h. nach einer
Synchronisationszeitspanne von nur zwei Taktzyklen.
-
Zudem
umfassen ASMD-Schaltungen gemäß der Erfindung
eine Referenzentladefähigkeit, welche
abhängig
von der Frequenzvariation des externen Taktsignals aktiv variierbar
ist. Solche ASMD-Schaltungen können
in einem breiten Betriebsbereich betrieben werden, da die ASMD-Schaltungen
aktiv mit einer Frequenzveränderung
im empfangenen externen Taktsignal umgehen können.