KR100918355B1

KR100918355B1 - 지연 고정 루프 또는 위상 고정 루프를 루프 주파수의함수로서 제어하기 위한 장치 및 방법

Info

Publication number: KR100918355B1
Application number: KR1020077026140A
Authority: KR
Inventors: 성훈 이
Original assignee: 마이크론 테크놀로지, 인크.
Priority date: 2005-05-09
Filing date: 2007-11-09
Publication date: 2009-09-22
Also published as: KR20070119749A; US7355464B2; CN101171751B; EP1884020A1; CN101171751A; TW200703915A; WO2006121804A1; TWI313973B; US20060250171A1; JP4692855B2; JP2008541619A; US7622970B2; EP1884020A4; US20080150598A1

Abstract

지연 고정 루프(DLL) 또는 위상 고정 루프(PLL)에 대한 방법 및 회로가 개시되고, 이것은 고주파에서의 루프 안정성을 개선하고, 공정, 전압, 또는 온도 변동들에 무관하게 최대 추적 대역폭을 허용한다. 이 기술의 중심은 루프를 클럭 신호의 높은 주파수(1/tCK) 대신에 그 자신의 고유 대역폭(1/tLooP)에 가까운 낮은 주파수에서 효과적으로 동작시키는 것이다. 그렇게 하기 위해, 일 실시예에서, 루프 지연, tLooP는 루프의 동작 전에 측정되거나 또는 평가된다. 다음에 위상 검출기가 활성화되어 루프 주파수, 1/tLooP에 근접하여 동작한다. 즉, 위상 검출기는 쓸모없는 지연 시간 중의 활동을 주시하지 않도록 제작되어, 루프가 과잉 반응하고 불안정하게 되는 것을 방지한다.

DLL, PLL, 위상 검출기, 지연 고정 루프, 위상 고정 루프

Description

지연 고정 루프 또는 위상 고정 루프를 루프 주파수의 함수로서 제어하기 위한 장치 및 방법{APPARATUS AND METHOD FOR CONTROLLING A DELAY- OR PHASE- LOCKED LOOP AS A FUNCTION OF LOOP FREQUENCY}

본 발명의 실시예들은 지연 또는 위상-고정 루프(delay- or phase-locked loops)들에 관한 것이며, 특히 증가된 안정도를 갖는 유형의 회로들에 관한 것이다.

집적 회로에서는 종종 신호를 지연시키는 것이 요구된다. 클럭(clock) 신호와 같은 주기적 신호와 관련하여, 지연을 조정하는 것은 신호의 위상을 조정하는 것으로 이해될 수 있다. 클럭 신호의 그러한 위상 시프팅(shifting)은, 마스터 클럭(master clock) 신호로부터 집적 회로를 위한 내부 클럭 신호를 생성하는데 사용되는 지연 고정 루프들(DLLs) 또는 위상 고정 루프들(PLLs)을 사용함으로써 달성될 수 있다. 최근의 집적 회로들의 복잡성으로 인하여, 회로 내에서 적절한 타이밍을 보장하기 위해 클럭 신호의 위상을 미세하게 시프트하는 능력이 특히 중요하다. 예를 들어, DLL 또는 PLL을 사용하여 고속 DRAM(Dynamic Random Access Memories)의 데이터 출력 타이밍을 설정한다.

전통적인 아날로그 DLL(10)이 도 1에 도시된다. 도시된 바와 같이, DLL(10) 은 입력 클럭 신호(ClkIn)로부터 출력 클럭 신호(ClkOut)를 얻어내며, 여기서 두 신호들 간의 위상이 엄격하게 제어될 수 있다. DLL은, 제어 신호(VDLctrl)의 아날로그 값이 주어지면 지연을 제어할 수 있는 가변 지연 라인(VDL), 및 고정 지연 회로, 즉 지연 모듈(delay module)(또는 DM)을 포함한다. 지연 모듈의 출력(ClkOut_DM)과 ClkIn 신호들이 위상 검출기(PD)에서 비교되어, 실질적으로 두 개의 입력 신호들(ClkIn; ClkOut_DM) 중 하나가 다른 것을 선행하는지 또는 후행하는지의 여부를 판정하고, 이들 두 개의 위상들을 정렬시키려 시도한다. 예를 들어, ClkOut_DM이 ClkIn을 선행하면, 위상 검출기는 "다운(down)" 신호(DN)를 출력하여 VDLctrl의 값을 감소시키고, tVDL을 증가시킨다; ClkOut_DM이 ClkIn을 후행하면, 위상 검출기들은 "업(up)" 신호(UP)를 출력하여 VDLctrl의 값을 증가시키고, tVDL을 감소시킨다. 루프의 대역폭은, 아날로그 회로에서 저항-캐패시터 회로들(예를 들어, R-C 필터)을 포함할 수 있는 루프 필터(loop filter)(LF)에 따라 결정된다. 더욱이, 도시되진 않았으나, 루프 필터는 전하 펌프(charge pump)를 포함할 수 있다. 어떤 경우에도, 지연 모듈로 인하여, 출력 신호 ClkOut은 입력 클럭 신호 ClkIn을 그것의 지연(tDM) 만큼 선행할 것이다. 물론, DLL 회로(10)는 또한 디지털 제어로 대체된 루프 필터를 구비한 사실상 디지털일 수 있으며, VDLctrl은 VDL로의 디지털 출력들을 포함할 수 있다(도시되지 않음).

일반적으로, ClkIn의 주기를 tCK라 가정하면, DLL 회로(10)의 루프는 tVDL + tDM = N*tCK 의 관계를 수립하고, 여기서 N은 가능한 최소의 정수와 동일하다. tVDL은 보통 tCK 보다 크지 않기 때문에, N은 주로 tDM, 즉 지연 모듈을 통과한 지 연에 의해 결정된다. 소정의 조건들에서 tDM이 고정된 값이라 하더라도, N은 여전히 tCK에 반비례하는 변수이다.

지연 모듈의 지연, tDM이 클럭 주기, tCK보다 클 경우, 루프의 전달 함수가 복잡성을 증가시키고, 이하에 나타낼 바와 같이, 불안정성이 발생할 수 있다. 또한, 그러한 문제점들은 클럭 주파수가 증가함에 따라(즉, tCK 가 감소), 또는 tDM이 증가함에 따라 더욱 악화된다. 또한, tDM은 공정, 온도, 또는 전압 변동들의 결과로서 변화할 수 있기 때문에, 그러한 불안정성은 디바이스들 간에서 제어하기가 특히 어려울 수 있다.

도 2 및 도 3은 아날로그 DLL 회로(10)의 Z-도메인(Z-domain) 모델링(modeling)을, 지연 모듈(DM)을 구비한 경우(도 2) 그리고 지연 모듈(DM)을 구비하지 않은 경우(도 3)로 도시한다. Kd는 VDL에 대한 이득이며, L(z)는 전하 펌프 및 루프 필터의 전달 함수이다. z^-1블럭은 위상 검출기가 이전의 입력 클럭 엣지로부터 얻어낸 VDL 출력과 현재의 입력 클럭 엣지를 비교하는 것을 나타낸다. 즉, z^-1블럭(block)은 하나의 클럭 사이클(cycle) 지연(tCK)을 나타낸다. 이와 대조적으로, DM은 z^-m블럭으로 표현되며(도 3), 이것은 DM이 m 사이클들만큼 지연시키는 것을 의미한다.

도면에 도시하는 바와 같이, (지연 모듈이 없는) 도 2의 전달 함수는 z의 1차 시스템이고, 회로에 대한 최적 인자들(Kd, R, C, 등)을 쉽게 구할 수 있다. 그러나, 도 3에 도시된 바와 같이, 지연 모듈을 추가하면 상당한 차이를 야기한다. 여기서, 결과적인 전달 함수는 z의 (m+1)차로써 표현된다. 그러한 고차 시스템(high-order system)의 분석적인 해결책을 얻는 것은 매우 어렵다.

그 결과, 전술한 바와 같이, 비교적 큰 tDM을 갖는 DLL 회로(10)는 도 4에 도시된 바와 같이 불안정할 수 있다. 도시된 바와 같이, 루프를 통과하는 전파(propagation)의 총 지연 시간, tLooP은, 예를 들면 약 4 사이클이고, tF와 tB의 합과 동일하며, 여기서 tF는 위상 검출기를 거치는 전파 지연(propagation delay)(tPD)과 루프 필터를 통한 전파 지연(tLF)의 합이며, tB는 VDL를 거치는 전파 지연(tVDL)과 지연 모듈을 거치는 전파 지연(tDM)의 합이다(즉, tF = tPD + tLF; tB = tVDL + tDM). tVDL은 일반적으로 tCK 보다 크지 않고, tF는 통상적으로 아날로그 DLL 설계에서는 무시할 수 있으며, 도 4에서는 과장되어 도시된다. (그러나 tF는 디지털 필터에서는 무시할 수 없다). 간단히 말해, 주로 tDM에 기인하여, 루프를 거치는 지연이 단일 클럭 사이클보다 클 수 있다.

도 4에, ClkIn과 ClkOut_DM 사이의 타이밍 에러(error)(tER)가 도시된다. 초기에 ClkIn이 ClkOut_DM을 선행하므로, 그들을 정렬시키려고 시도하기 위해 UP 펄스들(pulses)이 필요하다. 각각의 UP 펄스는 VDL의 아날로그 제어 신호의 아날로그 값, VDLctrl을 증가시키고, 이것은 tVDL을 감소시키며; 각각의 다운 펄스(DN)는 상반되는 효과를 달성한다. (설명의 단순화를 위해 UP과 DN에 대해서 고정 펄스 폭들을 가정한다).

그러나, 위상 검출기의 출력(UP; DN)이 루프를 거쳐 효과를 발하여, 위상 검출기의 입력에서 위상을 갱신하려면 상당한 시간(즉, tLooP)이 소요된다는 점을 유 의한다. 한편, 위상의 이러한 변화가 이루어지기 전에, 위상 검출기는 계속해서 동일한 신호들(도 4에서 초기에는 UP)을 생성하며, 그들이 요구되든 요구되지 않든 상관없이, 그리고 그 전의 신호들에 의해 행해진 임의의 위상 시프트를 알 수 없다는 사실에도 불구하고 모든 클럭 주기마다 생성한다. 따라서, 도 4의 실시예에서, 위상의 임의의 변화(tER)가 레지스터(register)되기 전에 4개의 UP 펄스들이 출력된다. 클럭 주파수(1/tCK)와 루프 주파수(1/tLooP) 사이의 주파수 상의 이러한 불일치는 루프가 과잉반응하고 불안정하게 되도록 야기시킨다. 특히, 타이밍 에러, tER은 수렴하지 않고 발진한다. 발진의 진폭 및 주기는 루프 이득 및 루프 지연(tLooP)에 의존한다.

이 문제점에 대한 종래의 해결책은 루프의 이득을 감소시키거나 및/또는 루프의 대역폭을 축소하는 것을 수반한다. 이것은 루프 필터의 저항-캐패시턴스 값들(아날로그 회로를 가정함)을 증가시키거나, 전하 펌핑 전류를 감소시키거나, 또는 루프 필터의 크기를 증가시킴으로써 달성될 수 있다. 그러나, 이들 해결책들은 더 큰 레이아웃(layout) 면적을 소모하고, 추적 대역폭(tracking bandwidth)(즉, 루프 지연으로 나누어진 루프 이득)을 심각하게 감소시켜서, 위상 "고정"을 달성하기 위해 더 긴 시간을 초래한다. 요컨대, 그러한 이전의 접근들은 최대 주파수 성능, 안정성, 추적 대역폭, 및 레이아웃 면적 간의 바람직하지 않은 트레이드 오프들(trade offs)을 수반한다. 따라서, 더 나은 해결책이 요구된다.

<개요>

공정, 전압 또는 온도 변동들에 무관하게 고주파들에서 루프 안정성을 개선하고, 최대 추적 대역폭을 허용하는 지연 고정 루프(DLL) 또는 위상 고정 루프(PLL)에 대한 방법 및 회로가 개시된다. 이 기술의 중심은 루프를 클럭 신호의 높은 주파수(1/tCK) 대신에 그 자신의 고유 대역폭(1/tLooP)에 가까운 낮은 주파수에서 효과적으로 동작시키는 것이다. 그렇게 하기 위해, 일 실시예에서, 루프 지연, tLooP는 루프가 동작하기 전에 측정되거나 또는 평가된다. 다음에 위상 검출기가 활성화되어(enabled) 루프 주파수(1/tLooP)에 근접하여 동작한다. 즉, 위상 검출기는 쓸모없는 지연 시간 중의 활동을 주시하지 않도록 제작되어, 루프가 과잉반응하고 불안정하게 되는 것을 방지한다. 따라서, 제안된 방법을 이용하는 루프는 임의의 주파수에서 안정적으로 동작할 수 있으며, 루프 필터 저항-캐패시턴스 값들을 증가시키지 않거나 또는 루프 대역폭을 감소시키지 않고도 추적 대역폭과 레이아웃 면적이 희생되지 않도록 한다. 간단히 말해, 개시된 기술을 사용하면 최대 주파수, 안정성, 및 추적 대역폭 사이에 어떠한 트레이드 오프도 요구되지 않는다.

본 명세서의 발명의 양태들의 실시예들은, 첨부된 도면들과 함께 읽혀질 때, 이하의 상세한 설명을 참조하여 가장 잘 이해될 것이다.

도 1은 다른 컴포넌트들 사이에 지연 모듈을 구비한 종래 기술의 지연 고정 루프(DLL)를 도시한다.

도 2 및 도 3은 지연 모듈을 구비한 경우 및 구비하지 않은 경우 도 1의 DLL 의 전달 함수를 도시한다.

도 4는 지연 모듈에서 긴 지연들이 사용되는 경우, 도 1의 DLL의 사용을 야기할 수 있는 불안정성 및 발진을 도시한다.

도 5는 위상 검출기 제어기를 사용하는 것을 포함하는 개선된 DLL의 일 실시예를 도시한다.

도 6은 도 5의 개선된 DLL 회로에 대해 루프 지연이 측정되거나 또는 평가되는 측정 주기 동안에 사용된 타이밍도를 도시한다.

도 7은 루프 주파수에 따른 위상 검출기의 선택적 활성기능(selective enablement) 및 발진 또는 불안정성이 없음을 도시하는 도 5의 DLL 회로에 대한 타이밍도를 도시한다.

도 8은 위상-고정-루프(PLL)와 관련한 본 발명의 일 실시예를 도시한다.

도 9는 활성화(enable) 신호(PDen)를 사용하여 위상 검출기를 선택적으로 활성화시키는 예시적인 회로를 도시한다.

개시된 설계는, 루프 주파수에 근접한 레이트(rate)로 동작하는 위상 검출기를 활성화함으로써 루프 주파수(1/tLooP; 루프를 통한 전파의 지연)와 더 높은 클럭 주파수(1/tCK) 사이의 불일치를 제거하는 스마트 필터링(smart filtering)을 사용한다. 도 5는 개선된 아날로그 DLL 회로(100)과 관련하여 이 목적을 달성하기 위한 일 실시예를 도시한다. 그러나, 위상 및 주파수가 입력 클럭, ClkIn의 위상 및 주파수로 고정되는 클럭 신호를 생성하는 가변 발진기(VCO)를 이용하는 디지털 DLL 또는 PLL(100')(도 8)에 적용된 경우, 이 개선점들은 동등하게 적용가능하다.

도 5에 도시된 바와 같이, 위상 검출기 제어 블럭, PDctrl(105)이 DLL 회로에 추가되었다. 이것은, 루프 주파수를 측정하고 궁극적으로 루프 주파수에 따라 위상 검출기를 제어하는데 함께 유용한, 카운터(counter)(112), 레지스터(114), 및 제어기(116)를 포함한다.

바람직한 실시예에서, 루프 주파수, 1/tLooP는 DLL 회로(100)의 동작 전에 측정된다. 이것은, 루프 주파수는 공정, 전압, 및 온도 변동들에 따라 변화할 수 있고, 또한 입력 주파수에 따라 변화할 수 있으므로, 바람직하다. 따라서, 루프 주파수를 측정함으로써, DLL 회로(100)가 이용되는 고유의 환경에 맞추어진 신뢰성있는 값이 획득된다. 그러나, DLL 회로를 제어하기 위해 DLL 회로를 사용하기 전에 루프 주파수를 측정하는 것은, 모든 유용한 실시예들에서 반드시 요구되는 것은 아니다. 그 대신, 루프 주파수를 알고 있거나, 또는 그렇지 않고 확인가능한 경우, 측정 단계 없이 이를 단지 사용할 수 있다.

도 6은 루프 주파수 측정 단계 동안에 사용된 타이밍도들을 도시한다. 기본적으로, 이 단계는 입력 펄스(ClkIn)가 루프를 통과하는데 소요되는 시간을 측정한다. 도시된 바와 같이, 측정 신호는 측정 기능을 활성화하는데 이용된다. 측정 중에는, 수신된 입력 신호들이 단지 이들 블럭들의 출력으로 통과하도록 하기 위해, 바람직하게는 위상 검출기 및 루프 필터 회로들(도 5)이 투명하게 되어야 한다. 그러나, 이것이 용이하지 않거나 또는 실용적이지 않으면, 블럭들은, 전송 게이트들(110)을 사용하는 경우와 같이, 모두 바이-패스(by-pass)될 수 있다. 위상 검출기 및 루프 필터를 바이-패싱하는 것에 의해, 루프를 통과한 측정된 지연이 정상보다 약간 작게 될 것이지만, 위상 검출기와 루프 필터 내의 지연들(즉, tF = tPD + tLF)은 일반적으로 무시할 수 있기 때문에(도 6을 참조), 그러한 측정상의 작은 스큐(skew)는 만족할 만하다. 측정 신호는 PDctrl(105) 블럭에 의해 자체 발생될 수 있거나, 또는 DLL 회로(100)와 같은, 집적 회로 상에 보통 존재하는 마이크로 컨트롤러와 같은 또 다른 로직 회로에 의해 제공될 수 있다.

다시 도 6을 참조하면, 측정 신호가 하이(high)가 될 때, 그리고 제1 ClkIn 펄스를 검출한 후에, 카운터(112)는 후속하는 ClkIn 펄스들의 수를 카운팅하기 시작하여 펄스가 ClkOut_DM에서 검출될 때까지 카운팅한다. 그러한 검출이 일어난 후, 회로는 이 "최종" ClkIn 펄스를 측정 주기의 종단으로서 간주하고 다음의 ClkIn 펄스를 대기한다. 따라서, 측정 신호는 비활성화될 수 있다(disabled). 도시된 바와 같이, 측정된 지연, tML은 측정 주기의 제1 및 최종 ClkIn 펄스들 사이에서 스팬(span)하며, 이것은 실제 루프 지연, tLooP 보다 약간 더 길지만, 여전히 루프 지연에 대한 유용한 측정을 포함한다(즉, tML~tLooP). 여하튼, 측정된 주기는 입력 클럭의 사이클들의 수로서, 도 6의 예에서 4인(즉, m*tCK = tML~tLooP), m으로서 보여질 수 있다. 이 측정된 값 m은 - 클럭과 루프 주파수들 간의 근사 비(approximate ratio) - , 다음에 도 7을 참조하여 설명될 바와 같이, DLL(100)이 정상 동작하는 동안 위상 검출기를 제어하는데 이용하기 위해 레지스터(114)에 저장된다.

정상 동작 중에, 위상 검출기는 측정된(또는 다른 방법으로는 제공된) 루프 주파수의 각 주기 동안 한 번씩만, 즉, 모든 tML 마다 한 번씩만 활성화 된다. 구체적으로, 1/m 제어기(116)를 사용하여, 해당 신호를 m으로 주파수 분할함으로써, 즉, 위상 검출기 인에이블 신호 PDen을 생성하기 위해 트레인(train)에서 매 m 번째 펄스를 제외한 모두를 제거하여 입력 신호 ClkIn를 처리한다. (제어기(116)는 또한 ClkIn 신호의 폭 또는 그것의 듀티 사이클(duty cycle)을 변화시킬 수 있다). 따라서, 도 6에서 m은 4로 측정되었으므로, 도 7에서 매 4 번째 입력 클럭 펄스마다 PDen이 하이가 되는 것이 도시된다.

여하튼, 위상 검출기는 PDen이 하이인 경우들에만 활성화되므로, ClkIn 과 ClkOut_DM 사이의 위상 및 UP 또는 DN 신호의 후속하는 출력의 평가는 제한된 시간 동안에만, 예를 들어, 윈도우들(150) 중에만 영향받는다. 다시 한번 말하자면, 이들 윈도우들(150)은 종래 기술에서처럼 클럭 주파수(1/tCK)에 따라 평가되지 않고 루프 주파수(즉, 1/tML~1/tLooP)에 따라 평가된다. 이것은 도 4에서와 같이, 심지어 그러한 위상 조정 제어 신호들의 보증 여부가 평가되기 전에 여러 개의 UP 신호들이 생성되고, VDLctrl이 지속적으로 변경되어서 루프가 과잉 반응하는 것을 방지한다. 그 결과, 도 7에 도시된 바와 같이, 개시된 기술을 사용하여, 타이밍 에러, tER은 발진하지 않고 수렴할 것이다. (이것은 루프의 이득이 너무 크지 않다고 가정한다. 본 기술 분야의 당업자는 이해할 수 있듯이, 루프 이득은 최적화될 수 있으며, 어떠한 경우에도 개시된 본 발명의 실시예를 사용하지 않는 종래의 루프들보다 높게 제조될 수 있다) 따라서, 지연 모듈, tDM을 거친 긴 지연의 효과는, 사실, 그 지연을 루프 지연의 부분으로서 측정함으로써 그리고 위상 검출기에서 제어 신호들이 생성될 때 그 측정된 지연을 고려함으로써 극복된다.

본 기술 분야에 당업자라면 이해할 수 있듯이, PDen 신호를 통한 위상 검출기의 선택적 활성기능은 여러 가지 상이한 방법들로 달성될 수 있다. 한가지 간단한 방법으로서, 도 9에 도시하는 바와 같이, PDen이 로우가 아닌 경우, tVDL이 조정되지 않았다는 명령에 대응하여 이들 주기들 동안에 UP 및 DN 신호 출력들은 (N 채널 트랜지스터(132)를 통하여) 접지된다. 그러한 시간 동안, 위상 검출기의 회로들에서 전력 공급 전압, Vdd로의 접속은 (P 채널 트랜지스터를 통해) 차단되어 파워(power)에서 접지로 단락되지 않음을 보장한다.

본 명세서로부터 위상 검출기가 활성화되는 주파수는 루프 지연과 정확하게 매치(match)될 필요는 없다는 것이 이해되어야 한다. 따라서, 도 6에 도시한 바와 같이, 루프 지연, tLooP은, 궁극적으로 위상 검출기의 주파수를 조정하는데 사용되는 측정된 값, tML보다 더 작다. 이 결과들은 루프 지연의 평가로서 입력 클럭 펄스들을 카운팅하는 편리함에 기인한다. 이와 관련하여, 바람직한 실시예에서, 위상 검출기의 주파수는 실질적으로 루프 주파수(1/tLooP)에 대응하여 오직 (1/tML)만을 필요로 한다는 것이 이해되어야 한다. 덜 바람직하지만, 여전히 이점이 있는 실시예에서, 위상 검출기는 클럭 주파수와 루프 주파수 사이의 임의의 주파수에서 동작한다. 예를 들어, 도 7에서 위상 검출기는 (도시된 바와 같은 매 4 번째 대신에) (PDen을 통해) 하나 걸른 클럭 마다 활성화된다고 가정한다. 비록 이것이 루프의 과잉 반응을 다소 만들지라도 - 이것은 새로운 명령들이 입력되기 전에 모든 위상 조정 명령들이 루프를 거쳐 작동하게 할 기회를 가질 수는 없기 때문임 - 루 프의 효과 및 안정성은 종래 기술과 비교할 경우, 여전히 개선될 것이다.

측정 단계는, 칩 리셋(reset) 또는 초기화에 따라 DLL이 사용되는 집적 회로에서 발생할 수 있거나 또는 측정된 루프 주파수가 여전히 최적인 것을 보장하기 위한 집적 회로의 동작 중에 주기적으로 측정될 수 있다.

개시된 위상 검출기가 루프 필터로부터 분리되어 도시되었으나, "위상 검출기"라는 용어의 이용은 회로의 루프 필터 양태들을 (만약 존재한다면) 또한 포함할 수 있음이 이해되어야 한다.

본 발명의 바람직한 실시예가 개시되었으나, 위상 검출기의 주파수 변환 활성 기능에 영향을 주도록 사용된 회로들은 많은 상이한 방법들로 달성될 수 있음을 이해해야 한다. 간단히 말해, 본 명세서에서 개시된 발명의 개념들은 많은 변경을 행할 수 있다. 그러한 변경들이 첨부된 청구항들 및 그 등가물들의 범주에 포함되는한, 이들 변경들은 본 발명에 의해 포함되는 것으로 의도된다.

Claims

클럭 주파수를 갖는 입력 클럭 신호로부터 출력 클럭 신호를 생성하기 위한 회로로서,

루프 주파수를 갖는 루프 - 상기 루프 주파수는 루프 지연의 역수를 포함하고, 상기 루프 지연은 신호가 상기 루프를 거쳐서 통과하는데 소요되는 시간을 포함함 -

를 포함하고,

상기 루프는,

활성화된 경우에, 상기 입력 클럭 신호와 상기 출력 클럭 신호의 지연된 버전(delayed version)간의 위상차의 표시를 출력하기 위한 검출기 회로;

상기 위상차의 상기 표시를 수신하고, 상기 출력 클럭 신호를 출력하기 위한 가변 지연 회로; 및

상기 출력 클럭 신호를 수신하고 및 상기 출력 클럭 신호의 상기 지연된 버전을 출력하기 위한 고정 지연 회로

를 포함하며

상기 검출기 회로는 상기 루프 주파수와 실질적으로 동일한 주파수에서 선택적으로 활성화되는 회로.
제1항에 있어서,

상기 검출기 회로를 선택적으로 활성화하기 위한 제어기를 더 포함하고,

상기 제어기는 상기 루프와 클럭 주파수들 간의 비(ratio)를 나타내는 값을 저장하는 회로.
제2항에 있어서,

상기 제어기는 상기 값을 결정하기 위한 카운터(counter)를 더 포함하는 회로.
제1항에 있어서,

상기 루프 주파수는 상기 클럭 주파수보다 작은 회로.
제1항에 있어서,

상기 루프 지연은 측정된 값인 회로.
제1항에 있어서,

상기 검출기 회로는 위상 검출기 및 루프 필터를 포함하는 회로.
클럭 주파수를 갖는 입력 클럭 신호로부터 출력 클럭 신호를 생성하기 위한 회로로서,

루프 - 상기 루프는,

상기 입력 클럭 신호와 상기 출력 클럭 신호의 지연된 버전 간의 위상차의 표시를 출력하기 위한 검출기 회로와,

상기 위상차의 상기 표시를 수신하고, 상기 출력 클럭 신호를 출력하기 위한 가변 지연 회로 - 상기 출력 클럭 신호는 상기 클럭 주파수를 가짐 - 와,

상기 출력 클럭 신호를 수신하고, 상기 출력 클럭 신호의 상기 지연된 버전을 출력하기 위한 고정 지연 회로 - 상기 출력 클럭 신호의 상기 지연된 버전은 상기 클럭 주파수를 가짐 - 를 직렬로 포함함 - ; 및

상기 검출기 회로를 선택적으로 활성화하기 위해 상기 검출기 회로로 신호들을 전송하는 제어기 - 상기 제어기는 상기 클럭 주파수보다는 낮고 루프 주파수보다는 높거나 실질적으로 동일한 주파수에 따라 상기 검출기 회로를 선택적으로 활성화하고, 상기 루프 주파수는 상기 루프를 통과한 전파 지연에 따라 결정됨 -

를 포함하는 회로.
삭제
제7항에 있어서,

상기 루프 주파수는 상기 클럭 주파수보다 작은 회로.
제7항에 있어서,

상기 제어기는 상기 루프 주파수에 따라 상기 검출기 회로를 선택적으로 활성화하는 회로.
제7항에 있어서,

상기 루프 지연은 측정된 값인 회로.
제7항에 있어서,

상기 제어기는 상기 루프 주파수를 루프 측정 주기 동안의 값으로서 결정하기 위한 카운터를 포함하는 회로.
제12항에 있어서,

상기 제어기는 상기 입력 클럭 신호로부터 상기 신호들을 도출하는 회로.
제13항에 있어서,

상기 제어기는 상기 입력 클럭 신호를 상기 값으로 주파수 분할함으로써 상기 신호들을 도출하는 회로.
클럭 주파수를 갖는 입력 클럭 신호로부터 출력 클럭 신호를 생성하기 위한 회로로서,

상기 입력 클럭 신호를 수신하고 상기 출력 클럭 신호를 출력하기 위한 루프 - 상기 루프는 상기 입력 클럭 신호 및 상기 출력 클럭 신호의 표시들 간의 위상차의 표시에 따라 적어도 부분적으로 조정가능한 루프 지연을 가지며, 상기 루프 지연은 신호가 상기 루프를 거쳐 통과하기까지 소요되는 시간을 포함하고, 상기 루프 지연은 루프 주파수의 역수임 -; 및

상기 위상차의 상기 표시를 출력하기 위한 상기 루프 내의 검출기 회로 - 상기 검출기 회로는 상기 루프 주파수와 실질적으로 동일한 주파수에서 상기 위상차의 상기 표시를 출력함 -

를 포함하는 회로.
제15항에 있어서,

상기 루프 주파수는 상기 클럭 주파수보다 작은 회로.
제15항에 있어서,

상기 루프 지연은 측정된 값인 회로.
제15항에 있어서,

상기 검출기 회로는 상기 루프 주파수와 실질적으로 동일한 주파수에서 선택적으로 활성화됨으로써 상기 위상차의 상기 표시를 출력하는 회로.
제18항에 있어서,

상기 검출기 회로는 제어기에 의해 선택적으로 활성화되는 회로.
제19항에 있어서,

상기 제어기는 상기 입력 클럭 신호를 주파수 분할함으로써 선택적으로 활성 화하는 회로.
제15항에 있어서,

상기 검출기 회로는 위상 검출기 및 루프 필터를 포함하는 회로.
클럭 주파수를 갖는 입력 클럭 신호로부터 출력 클럭 신호를 생성하기 위한 지연 또는 위상 고정 루프 회로로서,

상기 입력 클럭 신호를 수신하고, 상기 출력 클럭 신호를 출력하기 위한 루프 - 상기 루프는 상기 입력 클럭 신호 및 상기 출력 클럭 신호의 표시들 간의 위상차의 표시를 수신함에 따라 적어도 부분적으로 조정가능한 지연을 가지며, 상기 루프 지연은 루프 주파수의 역수임 - ; 및

상기 위상차의 상기 표시를 출력하기 위한 검출기 회로; 및

상기 클럭 주파수보다는 낮고 상기 루프 주파수보다는 높거나 실질적으로 동일한 주파수에서 상기 검출기 회로를 선택적으로 활성화하는 검출기 제어기

를 포함하는 회로.
제22항에 있어서,

상기 루프 지연은 측정된 값인 회로.
제22항에 있어서,

상기 검출기 회로는 실질적으로 상기 루프 주파수에 따라 선택적으로 활성화됨으로써 상기 위상차의 표시를 출력하는 회로.
제22항에 있어서,

상기 제어기는 상기 입력 클럭 신호를 주파수 분할함으로써 선택적으로 활성화하는 회로.
클럭 주파수를 갖는 입력 클럭 신호로부터 출력 클럭 신호를 생성하기 위해 루프를 이용하는 방법으로서,

루프 주파수를 판정하기 위해 루프를 통과한 전파 지연을 측정하는 단계 - 상기 전파 지연 측정은 신호가 상기 루프를 거쳐서 통과하는데 소요되는 시간을 포함함 - ; 및

전파 지연 측정 후에, 실질적으로 상기 루프 주파수에 따라 검출기 회로를 활성화하는 단계 - 상기 검출기 회로는 상기 루프의 지연을 조정하기 위해 상기 입력 클럭 신호와 상기 출력 클럭 신호의 표시 간의 위상차의 표시를 출력함 -

를 포함하는 방법.
제26항에 있어서,

상기 전파 지연을 측정하는 단계는 상기 신호가 상기 루프를 거쳐서 통과하는데 소요되는 시간 동안의 입력 클럭 사이클들(cycles)의 수를 카운팅(counting)하는 단계를 포함하는 방법.
제27항에 있어서,

상기 입력 클럭 사이클들의 수는 레지스터에 저장되는 방법.
제28항에 있어서,

실질적으로 상기 루프 주파수에 따라 상기 검출기 회로를 활성화하는 단계는 상기 입력 클럭 신호를 입력 클럭 사이클들의 수로 주파수 분할함으로써 얻어진 검출기 활성화 신호를 생성하는 단계를 포함하는 방법.
제26항에 있어서,

상기 위상차의 상기 표시는 아날로그 신호를 포함하는 방법.
제26항에 있어서,

상기 위상차의 상기 표시는 상기 지연이 업 또는 다운으로 조정될 필요가 있음을 나타내는 디지털 펄스들을 포함하는 방법.
입력 클럭 신호로부터 출력 클럭 신호를 생성하기 위해 루프를 이용하는 방법으로서,

상기 루프를 통과한 지연을 측정하여 루프 주파수를 결정하는 단계; 및

상기 루프의 지연을 조정하기 위해 상기 입력 클럭 신호와 상기 출력 클럭 신호의 표시 간의 위상차의 표시를 위상 검출기로부터 출력하는 단계 - 상기 위상차의 상기 표시는 실질적으로 상기 루프 주파수에 따라 상기 입력 클럭 신호의 매 사이클보다 적게 출력되고, 상기 입력 클럭 신호 및 상기 출력 클럭 신호는 동일한 클럭 주파수를 가짐 -

를 포함하는 방법.
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제32항에 있어서,

상기 위상차의 상기 표시는 실질적으로 상기 루프를 통과한 펄스의 전파 지연을 나타내는 루프 주파수에 따라 출력되는 방법.
클럭 주파수를 갖는 입력 클럭 신호로부터 출력 클럭 신호를 생성하기 위한 방법으로서,

상기 방법은 피드백 루프(feedback loop)를 이용하며,

상기 입력 클럭 신호와 상기 출력 클럭 신호의 지연된 버전 간의 위상차의 표시를 출력하는 단계 - 상기 표시는 루프 주파수와 실질적으로 동일한 주파수에서 출력되고, 상기 루프 주파수는 상기 피드백 루프를 통과한 전파 지연의 역수로서 결정됨 -;

상기 출력 클럭 신호를 출력하는 가변 지연 회로에서 상기 위상차의 상기 표시를 수신하는 단계; 및

상기 출력 클럭 신호의 상기 지연된 버전을 출력하는 고정 지연 회로에서 상기 출력 클럭 신호를 수신하는 단계

를 포함하는 방법.
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클럭 주파수를 갖는 입력 클럭 신호로부터 출력 클럭 신호를 생성하기 위한 회로로서,

루프 - 상기 루프는,

상기 입력 클럭 신호와 상기 출력 클럭 신호의 지연된 버전 간의 위상차의 표시를 출력하기 위한 검출기 회로와,

상기 위상차의 상기 표시를 수신하고, 상기 출력 클럭 신호를 출력하기 위한 가변 지연 회로 - 상기 출력 클럭 신호는 상기 클럭 주파수를 가짐 - 와,

상기 출력 클럭 신호를 수신하고, 상기 출력 클럭 신호의 상기 지연된 버전을 출력하기 위한 고정 지연 회로 - 상기 출력 클럭 신호의 상기 지연된 버전은 상기 클럭 주파수를 가짐 - 를 직렬로 포함함 - ; 및

상기 검출기 회로를 선택적으로 활성화하기 위해 상기 검출기 회로에 신호들을 전송하기 위한 제어기 - 상기 제어기는 상기 루프 주파수를 루프 측정 주기 동안의 값으로서 결정하기 위한 카운터를 포함함 -

를 포함하는 회로.