KR20070119749A - 지연 고정 루프 또는 위상 고정 루프를 루프 주파수의함수로서 제어하기 위한 장치 및 방법 - Google Patents
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Abstract
Description
Claims (37)
- 클럭 주파수를 갖는 입력 클럭 신호로부터 출력 클럭 신호를 생성하기 위한 회로로서,루프 지연에 따라 결정되는 루프 주파수를 갖는 루프를 포함하고,상기 루프는,활성화된 경우에, 상기 입력 클럭 신호와 상기 출력 클럭 신호의 지연된 버전(delayed version)과의 위상차의 표시를 출력하기 위한 검출기 회로;상기 위상차의 상기 표시를 수신하고, 출력 클럭 신호를 출력하기 위한 가변 지연 회로; 및상기 출력 클럭 신호를 수신하고, 상기 출력 클럭 신호의 상기 지연된 버전을 출력하기 위한 고정 지연 회로를 포함하며상기 검출기 회로는 실질적으로 상기 루프 주파수에 따라 선택적으로 활성화되는 회로.
- 제1항에 있어서,상기 검출기 회로를 선택적으로 활성화하기 위한 제어기를 더 포함하고,상기 제어기는 상기 루프와 클럭 주파수들 간의 상기 비(ratio)를 나타내는 값을 저장하는 회로.
- 제2항에 있어서,상기 제어기는 상기 값을 결정하기 위한 카운터(counter)를 더 포함하는 회로.
- 제1항에 있어서,상기 루프 주파수는 상기 클럭 주파수보다 작은 회로.
- 제1항에 있어서,상기 루프 지연은 측정된 값인 회로.
- 제1항에 있어서,상기 검출기 회로는 위상 검출기 및 루프 필터를 포함하는 회로.
- 클럭 주파수를 갖는 입력 클럭 신호로부터 출력 클럭 신호를 생성하기 위한 회로로서,루프 - 상기 루프는,상기 입력 클럭 신호와 상기 출력 클럭 신호의 지연된 버전 간의 위상차의 표시를 출력하기 위한 검출기 회로와,상기 위상차의 상기 표시를 수신하고, 상기 출력 클럭 신호를 출력하기 위한 가변 지연 회로와,상기 출력 클럭 신호를 수신하고, 상기 출력 클럭 신호의 상기 지연된 버전을 출력하기 위한 고정 지연 회로를 직렬로 포함함 - ; 및상기 검출기 회로를 선택적으로 활성화하기 위해 상기 검출기 회로로 신호들을 전송하는 제어기를 포함하는 회로.
- 제7항에 있어서,상기 제어기는, 상기 클럭 주파수보다 낮으나, 루프 주파수보다 높거나 실질적으로 동일한 주파수에 따라 상기 검출기 회로를 선택적으로 활성화하고, 상기 루프 주파수는 상기 루프를 통과하는 전파 지연(propagation delay)에 따라 결정되는 회로.
- 제8항에 있어서,상기 루프 주파수는 상기 클럭 주파수보다 작은 회로.
- 제8항에 있어서,상기 제어기는 상기 루프 주파수에 따라 상기 검출기 회로를 선택적으로 활성화하는 회로.
- 제8항에 있어서,상기 루프 지연은 측정된 값인 회로.
- 제7항에 있어서,상기 제어기는 상기 루프 주파수를 루프 측정 주기 동안의 값으로서 결정하기 위한 카운터를 포함하는 회로.
- 제12항에 있어서,상기 제어기는 상기 입력 클럭 신호로부터 상기 신호들을 도출하는 회로.
- 제13항에 있어서,상기 제어기는 상기 입력 클럭 신호를 상기 값으로 주파수 분할함으로써 상기 신호들을 도출하는 회로.
- 클럭 주파수를 갖는 입력 클럭 신호로부터 출력 클럭 신호를 생성하기 위한 회로로서,상기 입력 클럭 신호를 수신하고 상기 출력 클럭 신호를 출력하기 위한 루프 - 상기 루프는 상기 입력 클럭 신호 및/또는 상기 출력 클럭 신호의 표시들 간의 위상차의 표시에 따라 적어도 부분적으로 조정가능한 루프 지연을 가지며, 상기 루프 지연은 루프 주파수의 역수임 -; 및상기 위상차의 상기 표시를 출력하기 위한 상기 루프 내의 검출기 회로 - 상기 검출기 회로는 실질적으로 상기 루프 주파수에 따라 상기 위상차의 상기 표시를 출력함 -를 포함하는 회로.
- 제15항에 있어서,상기 루프 주파수는 상기 클럭 주파수보다 작은 회로.
- 제15항에 있어서,상기 루프 지연은 측정된 값인 회로.
- 제15항에 있어서,상기 검출기 회로는 실질적으로 상기 루프 주파수에 따라 선택적으로 활성화됨으로써 상기 표시를 출력하는 회로.
- 제18항에 있어서,상기 검출기 회로는 제어기에 의해 선택적으로 활성화되는 회로.
- 제19항에 있어서,상기 제어기는 상기 입력 클럭 신호를 주파수 분할함으로써 선택적으로 활성 화하는 회로.
- 제15항에 있어서,상기 검출기 회로는 위상 검출기 및 루프 필터를 포함하는 회로.
- 클럭 주파수를 갖는 입력 클럭 신호로부터 출력 클럭 신호를 생성하기 위한 지연 또는 위상 고정 루프 회로로서,상기 입력 클럭 신호를 수신하고, 상기 출력 클럭 신호를 출력하기 위한 루프 - 상기 루프는 상기 입력 신호 및/또는 상기 출력 신호의 표시들 간의 위상차의 표시를 수신함에 따라 적어도 부분적으로 조정가능한 지연을 가지며, 상기 루프 지연은 루프 주파수의 역수임 - ; 및상기 위상차의 상기 표시를 출력하기 위한 검출기 회로; 및상기 검출기 회로를, 상기 클럭 주파수보다 낮으나, 상기 루프 주파수보다 높거나 실질적으로 동일한 주파수에서 상기 검출기 회로를 선택적으로 활성화하는 검출기 제어기를 포함하는 회로.
- 제22항에 있어서,상기 루프 지연은 측정된 값인 회로.
- 제22항에 있어서,상기 검출기 회로는 실질적으로 상기 루프 주파수에 따라 선택적으로 활성화됨으로써 표시를 출력하는 회로.
- 제22항에 있어서,상기 제어기는 상기 입력 클럭 신호를 주파수 분할함으로써 선택적으로 활성화하는 회로.
- 클럭 주파수를 갖는 입력 클럭 신호로부터 출력 클럭 신호를 생성하기 위한 루프를 사용하는 방법으로서,루프 주파수를 판정하기 위해 루프를 통과한 전파 지연을 측정하는 단계; 및실질적으로 상기 루프 주파수에 따라 검출기 회로를 활성화하는 단계 - 상기 검출기 회로는 상기 루프 내의 지연을 조정하도록 상기 입력 클럭 신호와 상기 출력 클럭 신호의 표시 간의 위상차의 표시를 출력함 -를 포함하는 방법.
- 제26항에 있어서,상기 지연을 측정하는 단계는 펄스가 상기 루프를 통하여 전파되는데 소요되는 시간 동안의 입력 클럭 사이클들(cycles)의 수를 카운트하는 단계를 포함하는 방법.
- 제27항에 있어서,상기 수는 레지스터에 저장되는 방법.
- 제28항에 있어서,실질적으로 상기 루프 주파수에 따라 상기 검출기 회로를 활성화하는 단계는 상기 입력 클럭 신호를 상기 수로 주파수 분할함으로써 얻어진 검출기 활성화 신호를 생성하는 단계를 포함하는 방법.
- 제26항에 있어서,상기 표시는 아날로그 신호를 포함하는 방법.
- 제26항에 있어서,상기 표시는 상기 지연이 업 또는 다운으로 조정될 필요가 있음을 나타내는 디지털 펄스들을 포함하는 방법.
- 클럭 주파수를 갖는 입력 클럭 신호로부터 출력 클럭 신호를 생성하기 위해 루프를 이용하는 방법으로서,상기 루프의 지연을 조정하기 위해 상기 입력 클럭 신호와 상기 출력 클럭 신호의 표시 간의 위상차의 표시를 위상 검출기로부터 출력하는 단계 - 상기 표시 는 상기 입력 클럭 신호의 매 사이클보다 적게 출력됨 -를 포함하는 방법.
- 제32항에 있어서,제1 단계로서, 루프 주파수를 결정하기 위해 루프를 통과한 상기 지연을 측정하는 단계를 더 포함하고,상기 표시는 실질적으로 상기 루프 주파수에 따라 출력되는 방법.
- 제32항에 있어서,상기 표시는 실질적으로 상기 루프를 통과한 펄스의 전파 지연을 나타내는 루프 주파수에 따라 출력되는 방법.
- 클럭 주파수를 갖는 입력 클럭 신호로부터 출력 클럭 신호를 생성하기 위한 방법으로서,상기 방법은 루프 전파 지연에 따라 결정되는 루프 주파수를 갖는 루프를 이용하며,상기 입력 클럭 신호와 상기 출력 클럭 신호의 지연된 버전 간의 위상차의 표시를 출력하는 단계 - 상기 표시는, 상기 클럭 주파수보다 낮으나, 상기 루프 주파수보다 높거나 또는 실질적으로 동일한 주파수에서 출력됨 - ;상기 출력 클럭 신호를 출력하는 가변 지연 회로에서 상기 위상차의 상기 표 시를 수신하는 단계; 및상기 출력 클럭 신호의 상기 지연된 버전을 출력하는 고정 지연 회로에서 상기 출력 클럭 신호를 수신하는 단계를 포함하는 방법.
- 제35항에 있어서,제1 단계로서, 루프 주파수를 결정하기 위해 루프를 통과한 상기 지연을 측정하는 단계를 더 포함하고,상기 표시는 실질적으로 상기 루프 주파수에 따라 출력되는 방법.
- 제35항에 있어서,상기 표시는 실질적으로 상기 루프를 통과한 펄스의 전파 지연을 나타내는 루프 주파수에 따라 출력되는 방법.
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ATE493640T1 (de) * | 2005-07-29 | 2011-01-15 | Sensata Technologies Inc | Kompensationsanordnung und verfahren zu ihrem betrieb |
JP5134779B2 (ja) * | 2006-03-13 | 2013-01-30 | ルネサスエレクトロニクス株式会社 | 遅延同期回路 |
US7656745B2 (en) | 2007-03-15 | 2010-02-02 | Micron Technology, Inc. | Circuit, system and method for controlling read latency |
JP5027265B2 (ja) * | 2010-03-09 | 2012-09-19 | 日本電波工業株式会社 | Pll装置 |
KR101858471B1 (ko) * | 2011-12-22 | 2018-05-17 | 에스케이하이닉스 주식회사 | 지연고정루프 |
US9443565B2 (en) | 2013-03-29 | 2016-09-13 | Samsung Electronics Co., Ltd. | Semiconductor memory device with a delay locked loop circuit and a method for controlling an operation thereof |
US8963646B1 (en) * | 2013-08-19 | 2015-02-24 | Nanya Technology Corporation | Delay line ring oscillation apparatus |
CN105322962B (zh) * | 2014-07-03 | 2019-01-29 | 清华大学 | 频率振荡器稳定度优化装置及方法 |
US9797936B2 (en) * | 2015-03-05 | 2017-10-24 | National Instruments Corporation | Counter enhancements for improved performance and ease-of-use |
US9813067B2 (en) | 2015-06-10 | 2017-11-07 | Micron Technology, Inc. | Clock signal and supply voltage variation tracking |
US9865317B2 (en) | 2016-04-26 | 2018-01-09 | Micron Technology, Inc. | Methods and apparatuses including command delay adjustment circuit |
US9997220B2 (en) | 2016-08-22 | 2018-06-12 | Micron Technology, Inc. | Apparatuses and methods for adjusting delay of command signal path |
US10224938B2 (en) | 2017-07-26 | 2019-03-05 | Micron Technology, Inc. | Apparatuses and methods for indirectly detecting phase variations |
KR102316443B1 (ko) | 2019-08-30 | 2021-10-25 | 서울과학기술대학교 산학협력단 | 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로 및 방법 |
CN113746475B (zh) * | 2020-05-28 | 2023-12-01 | 华邦电子股份有限公司 | 延迟锁相回路装置及其操作方法 |
CN112436842B (zh) * | 2021-01-27 | 2021-05-14 | 睿迪纳(南京)电子科技有限公司 | 一种基于分数折叠的信号处理器件的实现方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2771464B2 (ja) * | 1994-09-29 | 1998-07-02 | 日本電気アイシーマイコンシステム株式会社 | ディジタルpll回路 |
US5771264A (en) * | 1996-08-29 | 1998-06-23 | Altera Corporation | Digital delay lock loop for clock signal frequency multiplication |
US5910740A (en) * | 1997-06-18 | 1999-06-08 | Raytheon Company | Phase locked loop having memory |
JP3481148B2 (ja) * | 1998-10-15 | 2003-12-22 | 富士通株式会社 | Dll回路を有する集積回路装置 |
JP4489231B2 (ja) * | 2000-02-23 | 2010-06-23 | 富士通マイクロエレクトロニクス株式会社 | 遅延時間調整方法と遅延時間調整回路 |
JP2001237680A (ja) * | 2000-02-23 | 2001-08-31 | Fujitsu Ltd | 遅延時間調整回路と遅延時間調整方法 |
US6779126B1 (en) * | 2000-08-31 | 2004-08-17 | Micron Technology, Inc. | Phase detector for all-digital phase locked and delay locked loops |
US6628154B2 (en) * | 2001-07-31 | 2003-09-30 | Cypress Semiconductor Corp. | Digitally controlled analog delay locked loop (DLL) |
JP2003324348A (ja) * | 2002-04-30 | 2003-11-14 | Elpida Memory Inc | Dll回路 |
KR100528788B1 (ko) * | 2003-06-27 | 2005-11-15 | 주식회사 하이닉스반도체 | 지연 고정 루프 및 그 구동 방법 |
US7002384B1 (en) * | 2004-01-16 | 2006-02-21 | Altera Corporation | Loop circuitry with low-pass noise filter |
JP3819005B2 (ja) * | 2004-02-26 | 2006-09-06 | 富士通株式会社 | 半導体集積回路 |
KR100605588B1 (ko) * | 2004-03-05 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법 |
US7042258B2 (en) * | 2004-04-29 | 2006-05-09 | Agere Systems Inc. | Signal generator with selectable mode control |
US7078950B2 (en) * | 2004-07-20 | 2006-07-18 | Micron Technology, Inc. | Delay-locked loop with feedback compensation |
TWI310633B (en) * | 2005-08-31 | 2009-06-01 | Via Tech Inc | Clock loop circuit with community counters and metohd thereof |
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