JP2008154210A - 半導体記憶装置の遅延ロックループ回路 - Google Patents
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Abstract
【解決手段】内部クロックのデューティサイクルを補正して出力するデューティサイクル補正手段と、外部クロックのクロックパルス幅を検出してパルス幅検出信号を出力するクロックパルス幅検出手段と、前記デューティサイクル補正手段の出力の位相を分離し、前記パルス幅検出信号に相応するように前記位相分離された2つの信号のうち少なくとも1つのパルス幅を調節して、遅延ロックループクロックとして出力するドライブ手段とを備えている。
【選択図】図4
Description
前記遅延ロックループクロックドライバ30は、位相分離部40、第1ドライバ50、および第2ドライバ60を備えている。
このように構成された従来技術に係る遅延ロックループ回路の動作を説明すれば次の通りである。
図1の第1および第2データ入出力部11,12においては、前記遅延ロックループクロックRCLKDLL,FCLKDLLのスキューを補償するようになっている。
前記パルス幅調節部300を前記第1および第2位相信号ROUT,FOUTのパルス幅全てを調節するように構成した場合、その構成は図4に示す通りである。前記パルス幅調節部300は、前記第1位相信号ROUTのパルス幅を前記パルス幅検出信号DETWに該当する幅だけ減少させて出力する第1パルス幅調節部310、および前記第2位相信号FOUTのパルス幅を前記パルス幅検出信号DETWに該当する幅だけ減少させて出力する第2パルス幅調節部320を備えている。
一方、前記パルス幅調節部300を前記第1位相信号ROUTのパルス幅だけを調節するように構成した場合、図4で第2パルス幅調節部320を削除して第2位相信号FOUTが直接第2ドライバ60に印加されるようにすればよい。
前記クロックパルス幅検出部400は、図8aおよび図8bに示すように外部クロックCLKのパルス幅に応じたパルス幅検出信号DETWを出力する。
前記位相分離部40は、前記信号DCDCOUTの位相を分離して、第1および第2位相信号ROUT,FOUTを出力する。
前記パルス幅調節部300は、前記パルス幅検出信号DETWにより、第1および第2位相信号ROUT,FOUTのパルス幅を調節して出力する。
前記第1および第2パルス幅調節部310,320のパルス幅調節動作は同一であり、第1パルス幅調節部310の動作を説明すれば次の通りである。
前記パルス幅検出信号DETWがハイレベルである場合、すなわち外部クロックCLKの周波数が低くて外部クロックCLKのパルス幅が広い場合について説明すれば次の通りである。
前記パルス幅検出信号DETWがローレベルである場合、すなわち外部クロックCLKの周波数が高くて外部クロックCLKのパルス幅が狭い場合について説明すれば次の通りである。
つまり、第1パルス幅調節部310および第2パルス幅調節部320は、外部クロックCLKのパルス幅を検出してパルス幅の調節量を異にすることにより、外部クロックCLKのパルス幅が異なっても信号ROUTC,FOUTCのパルス幅が一定になるようにする。
前記第1および第2ドライバ50,60は、前記信号ROUTC,FOUTCを各々ドライブして遅延ロックループクロックRCLKDLL,FCLKDLLとして出力する。
前記パルス幅調節部700を前記第1および第2位相信号ROUT,FOUTのパルス幅を調節するように構成する場合、その構成は図10に示す通りである。前記パルス幅調節部700は、前記第1位相信号ROUTのパルス幅を定められた幅だけ減少させて出力する第1パルス幅調節部710、および前記第2位相信号FOUTのパルス幅を定められた幅だけ減少させて出力する第2パルス幅調節部720を備えている。
前記デューティサイクル補正部20は、内部クロックiRCLK,iFCLKのデューティサイクルを補正した信号DCDCOUTを出力する。
前記位相分離部40は、前記信号DCDCOUTの位相を分離して第1および第2位相信号ROUT,FOUTを出力する。
前記パルス幅調節部700は、前記第1および第2位相信号ROUT,FOUTのパルス幅を調節して出力する。
前記出力された遅延ロックループクロックRCLKDLL,FCLKDLLは、前記パルス幅調節部700を介さずに生成された場合に比べてハイレベル区間の幅が減少した。したがって、前記遅延ロックループクロックRCLKDLL,FCLKDLLは遅延ロックループ回路の外部に出力され、非対称信号線を経てスキューが発生しても互いに重なる区間が存在しなくなる。
40…位相分離部
50…第1ドライバ
60…第2ドライバ
100,500…遅延ロックループ回路
200,600…遅延ロックループクロックドライバ
300,700…パルス幅調節部
310…第1パルス幅調節部
311…可変遅延部
312…第1ディレイ素子
313…第2ディレイ素子
320,720…第2パルス幅調節部
410…分周部
420…遅延部
430…ラッチ
710…第1パルス幅調節部
711…ディレイ素子
Claims (20)
- 内部クロックのデューティサイクルを補正して出力するデューティサイクル補正手段と、
外部クロックのクロックパルス幅を検出してパルス幅検出信号を出力するクロックパルス幅検出手段と、
前記デューティサイクル補正手段の出力の位相を分離し、前記パルス幅検出信号に相応するように前記位相分離された2つの信号のうち少なくとも1つのパルス幅を調節して、遅延ロックループクロックとして出力するドライブ手段と
を備えることを特徴とする半導体記憶装置の遅延ロックループ回路。 - 前記クロックパルス幅検出手段は、
前記外部クロックの周波数を分割する分周部と、
前記分周部の出力を遅延させる遅延部と、
前記分周部の出力と前記遅延部の出力が入力される第1論理回路と、
前記第1論理回路の出力が入力されて前記パルス幅検出信号を出力するラッチと
を備えることを特徴とする請求項1に記載の半導体記憶装置の遅延ロックループ回路。 - 前記第1論理回路は、論理積演算を行うように構成されることを特徴とする請求項2に記載の半導体記憶装置の遅延ロックループ回路。
- 前記ラッチは、
第1入力端に電源が印加され、出力端を介して前記パルス幅検出信号を出力する第1論理素子と、
前記第1論理回路の出力が入力される反転素子と、
第1入力端には前記第1論理素子の出力が入力され、第2入力端には前記反転素子の出力が入力され、出力端は前記第1論理素子の第2入力端と接続された第2論理素子と
を備えることを特徴とする請求項2に記載の半導体記憶装置の遅延ロックループ回路。 - 前記ドライブ手段は、
前記デューティサイクル補正部の出力を第1および第2位相信号に分離して出力する位相分離部と、
前記第1および第2位相信号のうち少なくとも1つのパルス幅を前記パルス幅検出信号によって調節して出力するパルス幅調節部と
を備えることを特徴とする請求項1に記載の半導体記憶装置の遅延ロックループ回路。 - 前記パルス幅調節部は、
前記第1位相信号のパルス幅を前記パルス幅検出信号に該当する幅だけ減少させて出力する第1パルス幅調節部と、
前記第2位相信号のパルス幅を前記パルス幅検出信号に該当する幅だけ減少させて出力する第2パルス幅調節部と
を備えることを特徴とする請求項5に記載の半導体記憶装置の遅延ロックループ回路。 - 前記第1パルス幅調節部は、
前記第1位相信号を前記パルス幅検出信号に相応する時間だけ遅延させて出力する可変遅延部と、
前記第1位相信号と前記可変遅延部の出力を演算する論理素子と、
前記論理素子の出力と前記第1位相信号を演算する第2論理回路と
を備えることを特徴とする請求項6に記載の半導体記憶装置の遅延ロックループ回路。 - 前記可変遅延部は、
前記パルス幅検出信号によって前記第1位相信号を通過させる複数のスイッチング素子と、
前記複数のスイッチング素子の出力を互いに異なる時間だけ遅延させる複数の遅延素子と、
前記複数の遅延素子の出力を演算する第3論理回路と
を備えることを特徴とする請求項7に記載の半導体記憶装置の遅延ロックループ回路。 - 前記複数のスイッチング素子は、パスゲートであることを特徴とする請求項8に記載の半導体記憶装置の遅延ロックループ回路。
- 前記第3論理回路は、前記複数の遅延素子の出力を論理和するように構成されることを特徴とする請求項8に記載の半導体記憶装置の遅延ロックループ回路。
- 前記第2論理回路は、前記論理素子の出力と前記第1位相信号を論理積するように構成されることを特徴とする請求項7に記載の半導体記憶装置の遅延ロックループ回路。
- 前記第2パルス幅調節部は、前記第1パルス幅調節部と同一に構成されることを特徴とする請求項6に記載の半導体記憶装置の遅延ロックループ回路。
- 前記ドライブ手段は、前記パルス幅調節部の出力と前記位相分離部の出力をドライブするための第1および第2ドライバをさらに備えることを特徴とする請求項5に記載の半導体記憶装置の遅延ロックループ回路。
- 内部クロックのデューティサイクルを補正して出力するデューティサイクル補正手段と、
前記デューティサイクル補正部の出力の位相を分離し、前記位相分離された2つの信号のうち少なくとも1つのパルス幅を調節して、遅延ロックループクロックとして出力するドライブ手段と
を備えることを特徴とする半導体記憶装置の遅延ロックループ回路。 - 前記ドライブ手段は、
前記デューティサイクル補正部の出力を第1および第2位相信号に分離して出力する位相分離部と、
前記第1および第2位相信号のうち少なくとも1つのパルス幅を調節して出力するパルス幅調節部と
を備えることを特徴とする請求項14に記載の半導体記憶装置の遅延ロックループ回路。 - 前記パルス幅調節部は、
前記第1位相信号のパルス幅を減少させて出力する第1パルス幅調節部と、
前記第2位相信号のパルス幅を減少させて出力する第2パルス幅調節部と
を備えることを特徴とする請求項15に記載の半導体記憶装置の遅延ロックループ回路。 - 前記第1パルス幅調節部は、
前記第1位相信号を定められた時間だけ遅延させて出力する遅延部と、
前記第1位相信号と前記遅延部の出力を演算する論理素子と、
前記論理素子の出力と前記第1位相信号を演算する第4論理回路と
を備えることを特徴とする請求項16に記載の半導体記憶装置の遅延ロックループ回路。 - 前記第4論理回路は、前記論理素子の出力と前記第1位相信号を論理積するように構成されることを特徴とする請求項17に記載の半導体記憶装置の遅延ロックループ回路。
- 前記第1パルス幅調節部は、前記第2パルス幅調節部と同一に構成されることを特徴とする請求項16に記載の半導体記憶装置の遅延ロックループ回路。
- 前記ドライブ手段は、前記パルス幅調節部の出力と前記位相分離部の出力をドライブするための第1および第2ドライバをさらに備えることを特徴とする請求項15に記載の半導体記憶装置の遅延ロックループ回路。
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