KR100709475B1 - Ｄｌｌ 회로의 듀티 사이클 보정회로 - Google Patents

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Abstract

본 발명은 액티브 파워 다운 모드 시에 듀티 사이클 보정회로의 전압 비교기를 리셋시키지 않고 구동시켜서 액티브 파워 다운 모드 시에 내부전원전압이 순간 변하더라도 DLL 클럭의 듀티를 정확히 50: 50으로 맞출 수 있는 DLL 회로의 듀티 사이클 보정회로를 제공한다.
DCC, DLL, 클럭, 듀티

Description

ＤＬＬ 회로의 듀티 사이클 보정회로 {Duty cycle correcting circuit for delay locked loop}
도 1은 종래의 DLL 회로의 듀티 사이클 보정회로의 동작 타이밍도를 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 DLL 회로의 듀티 사이클 보정회로를 나타낸다.
도 3은 도 2의 전압 비교기의 상세 회로를 나타낸다.
도 4a 및 도 4b는 도 2의 클럭들의 파형을 나타낸다.
도 5는 도 2의 듀티 사이클 보정회로의 동작 타이밍도를 나타낸다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 듀티 사이클 보정회로 200 : DLL 블록
110 : 클럭 버퍼/먹스부 120 : 클럭 드라이버부
130 : 듀티 사이클 보정부 131 : 비교기 제어부
132 : 위상비교/증폭부 133 : 전압 비교기
134 : 양방향 카운터 135 : D/A 컨버터
본 발명은 DLL 회로의 듀티 사이클 보정회로에 관한 것으로, 특히 내부전원전압의 변화에 관계없이 DLL 회로의 DLL 클럭의 듀티를 정확히 맞추는 듀티 사이클 보정회로에 관한 것이다.
DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)에서는 데이터가 외부클럭의 라이징 엣지(rising edge)와 폴링 엣지(falling edge)에 동기하여 각각 입/출력된다. 이때, DDR SDRAM의 독출동작에 의해 외부로 출력되는 데이터는 외부클럭의 엣지에 정확히 얼라인(align)되어야 한다. DDR SDRAM는 외부클럭을 입력받아 일정한 시간 지연시켜서 내부클럭을 발생시키고, 이 내부클럭에 동기하여 데이터의 입출력을 제어한다. 이런 식으로 데이터의 입출력을 제어하면, 데이터가 외부클럭의 엣지에 정확히 얼라인될 수 있다. 이때, 외부클럭을 입력받아 일정한 시간 지연시켜서 내부 클럭을 발생시키는 회로를 DLL(Delay locked loop) 회로라고 칭한다.
이 DLL 회로의 DLL 클럭의 듀티를 맞추기 위해서 듀티 사이클 보정회로(Duty Cycle Correction)를 사용하는데, 이 듀티 사이클 보정회로는 PVT(Process, Voltage, Temperature) 등의 변동으로 인해 DLL 클럭의 듀티를 50:50으로 정확히 맞추는 것이 쉽지 않다. 특히, 듀티 사이클 보정회로를 사용하는 DDR SDRAM에서 액티브 파워 다운 모드(Active power down mode)가 되면 듀티 사이클 보정회로의 전압 비교기가 리셋되고, 듀티 사이클 보정회로의 동작이 홀드(hold)되어 그것의 디 지탈/아날로그 컨버터의 아날로그 출력이 더 이상 업데이트되지 않는다.
도 1은 종래의 듀티 사이클 보정회로의 동작 타이밍을 나타낸다.
도 1에 도시한 바와 같이 액티브 파워 다운 모드(APDEN) 시는 듀티 사이클 보정회로의 전압 비교기(미도시)가 클럭 인에이블 신호 CKE를 입력받아 리셋되어, 디지털/아날로그 컨버터(미도시)의 아날로그 출력 신호 DCCFVREF 및 DCCRVREF이 업데이트되지 않았다. 이때, 즉 액티브 파워 다운 모드(APDEN) 시에, 내부전원전압이 변하게 되면 도 1에 도시한 바와 같이 디지털/아날로그 컨버터의 아날로그 출력 신호 DCCFVREF 및 DCCRVREF이 변하게 되어 클럭 버퍼/먹스부(미도시)를 통해서 출력되는 버퍼링된 클럭 FCKDCC 및 RCKDCC의 듀티가 정확히 50:50으로 되지 않는다. 그 결과, DLL 클럭의 듀티도 정확히 50:50으로 되지 않게 된다.
이렇게 DLL 클럭의 듀티가 틀어졌을 때 액티브 파워 다운 모드로부터 벗어나서(APEDX) 리드 동작이 수행되면, 듀티가 틀어진 DLL 클럭으로 인해 tAC(DQ output access time from CK/CKB)나 tCK(Clock cycle time)가 변하여 DRAM 동작에 페일을 유발시킨다.
본 발명이 이루고자 하는 기술적 과제는, 액티브 파워 다운 모드 시에 내부전원전압이 순간 변하더라도 DLL 클럭의 듀티를 정확히 50: 50으로 맞추는 것에 있다.
본 발명의 바람직한 실시예에 따른 DLL 회로의 듀티 보정 회로는 외부클럭을 버퍼링/멀티플렉싱하여 버퍼링된 클럭을 출력하는 클럭 버퍼/먹스부; 상기 버퍼링된 클럭의 위상을 비교/증폭하여 제1 및 제2 위상차 신호들을 발생하는 위상비교/증폭부; 상기 위상차 신호들을 비교하여 상기 버퍼링된 클럭의 듀티를 상기 외부클럭에 맞추기 위한 증가신호와 감소신호를 발생시키는 전압 비교기; 상기 증가 신호 또는 상기 감소신호에 응답하여 상기 버퍼링된 클럭을 상기 외부클럭의 듀티와 같게 하기 위한 카운트 신호를 출력하는 양방향 카운터; 및 상기 카운트 신호를 이용해서 상기 버퍼링된 클럭의 듀티를 보정하기 위한 듀티 보정 아날로그 신호를 출력하는 디지탈/아날로그 컨버터를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 도면 상에서 동일 참조부호는 동일한 부재(member)를 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 DLL 회로의 듀티 사이클 보정회로를 나타낸 블록 구성도이다.
도 2를 참조하면, 듀티 사이클 보정회로(100)는 클럭 버퍼/먹스부(110), 클럭 드라이버부(120), 및 듀티 사이클 보정부(130)를 포함한다.
클럭 버퍼/먹스부(110)는 외부로부터 입력되는 외부클럭 CK 및 /CK를 버퍼링한후 멀티플렉싱하여 버퍼링된 클럭 RCKT1 및 FCKT1를 출력한다.
클럭 드라이버부(120)는 클럭 버퍼/먹스부(110)로부터 출력되는 버퍼링된 클럭 RCKT1 및 FCKT1를 입력받아 DLL 블록(200)을 구동시키기 위한 클럭 RCKT2, FCKT2를 발생시킨다.
듀티 사이클 보정부(130)는 인버터 IV1-IV4, 비교기 제어부(131), 위상비교/증폭부(132), 전압 비교기(133), 양방향 카운터(134), 및 D/A 컨버터(135)를 포함한다. 인버터 IV1 및 IV2는 버퍼링된 클럭 FCKT1를 2번 반전시켜서 버퍼링된 클럭 FCKDCC를 출력하고, 인버터 IV1 및 IV2는 버퍼링된 클럭 RCKT1를 2번 반전시켜서 버퍼링된 클럭 RCKDCC를 출력한다. 위상비교/증폭부(132)는 버퍼링된 클럭 FCKDCC 및 RCKDCC의 위상차를 비교/증폭하여 위상차 신호 FCKVO 및 RCKVO를 발생시킨다. 비교기 제어부(131)는 버퍼링된 클럭 RCKT1 및 RCKT1를 입력받아 전압 비교기(133)를 구동시키기 위한 구동신호 CMPPU를 발생시킨다. 전압 비교기(133)는 액티브 파워 다운 모드에서도 리셋되지 않고(클럭 인에이블 CKE를 입력받지 않음), 구동신호 CMPPU에 응답하여 위상차 신호 FCKVO 및 RCKVO를 비교하여 버퍼링된 클럭 FCKT1 및 RCKT1의 듀티를 보정하기 위한 증가신호 DEC와 감소신호 INC를 발생시킨다. 양방향 카운터(134)는 증가신호 DEC 또는 감소신호 INC에 응답하여 5비트 카운트 신호 CNT<0:4>를 발생시킨다. 아날로그/디지털 컨버터(135)는 5비트 카운트 신호 CNT<0:4>에 응답하여 버퍼링된 클럭 RCKT1 및 FCKT1의 듀티를 보정하기 위한 듀티 보정 아날로그 신호 DCCFVREF 및 DCCRVREF를 발생시킨다.
클럭 버퍼/먹스부(110)는 듀티 사이클 보정부(130)로부터 발생된 듀티 보정 아날로그 신호 DCCFVREF 및 DCCRVREF를 이용해서 듀티가 50:50으로 보정된 클럭RCKT1 및 FCKT1를 출력한다.
도 3은 도 2의 전압 비교기(133)의 상세 회로를 나타낸 것으로서, 이 전압 비교기(133)는 액티브 파워 다운 모드에서도 리셋되지 않고 계속해서 동작한다.
도 3을 참조하면, 전압 비교기(133)는 차동 증폭기(133-1)와 디지털 신호 발생부(133-2)를 포함한다. 차동 증폭기(133-1)는 구동신호 DMPPU가 로직 하이로 입력되면, 위상차 신호 RCKVO 및 FCKVO를 비교/증폭하여 노드 NA의 신호와 노드 NB의 신호를 디지털 신호 발생부(133-2)로 출력한다. 디지털 신호 발생부(133-2)는 차동 증폭기(133-1)로부터 출력되는 노드 NA의 신호, 노드 NB의 신호, 및 구동신호 DMPPU를 논리 조합하여 디지털 신호인 증가신호 INC와 감소신호 DEC를 출력한다.
도 4a 및 도 4b는 도 2의 클럭들의 파형을 나타낸 것이다.
도 4a에 도시한 바와 같은 파형을 갖는 클럭 RCKDCC 및 FCKDCC가 위상비교/증폭부(132)로 입력되면, 위상차 신호 RCKVO의 전위가 위상차 신호 FCKVO의 전위보다 더 크게 되고, 전압 비교기(133)는 증가신호 INC를 로직 하이로 출력하고, 감소신호 DEC를 로직 로우로 출력한다.
한편, 도 4b에 도시한 바와 같은 파형을 갖는 클럭 RCKDCC 및 FCKDCC가 위상 비교/증폭부(132)로 입력되면, 위상차 신호 FCKVO의 전위가 위상차 신호 RCKVO의 전위보다 더 크게 되고, 전압 비교기(133)는 감소신호 DEC를 로직 하이로 출력하고, 증가신호 INC를 로직 로우로 출력한다.
이하, 도 3, 도 4a 및 도 4b를 참조하면서, 전압 비교기의 동작을 보다 상세히 설명하기로 한다.
먼저, 구동신호 DMPPU가 로직 로우일 때는 PMOS 트랜지스터(P1, P3, P5)만이 턴-온되어, 노드 NA와 노드 NB가 로직 하이에 해당하는 전원전압(VDDI)으로 되고, 증가신호 INC와 감소신호 DEC는 모두 로직 로우가 된다.
다음에, 구동신호 DMPPU가 로직 로우에서 로직 하이로 천이되면 NMOS 트랜지스터(N5)가 턴-온되고 PMOS 트랜지스터(P1, P3, P5)는 턴-오프된다. 이때, 위상차 신호 RCKDCC 및 FCKDCC가 도 4a에 도시한 바와 같이 위상비교/증폭부(132)로 입력되면, 위상차 신호 RCKVO의 전위가 위상차 신호 FCKVO의 전위보다 크게 되어, NMOS 트랜지스터(N3)가 먼저 턴-온된다. NMOS 트랜지스터(N1)는 초기상태의 로직 하이의 노드 NB에 의해 턴-온되어 있다. 상술한 바와 같이, NMOS 트랜지스터(N1, N3, N5)가 모두 턴-온되면, 노드 NA가 로직 로우에 해당하는 접지전압(VSS)으로 된다. 이때, NMOS 트랜지스터(N4)는 턴-오프되어 있어 노드 NB는 초기상태의 로직 하이에 해당하는 전원전압(VDDI)을 유지한다.
상술한 바와 같이, 노드 NA가 로직 로우에 해당하는 접지전압(VSS)으로 되고, 노드 NB가 로직 하이에 해당하는 전원전압(VDDI)을 유지하면, 인버터 IV11은 노드 NA의 로직 로우를 반전시켜서 로직 하이를 출력하고, 낸드 게이트(ND1)는 로직 하이의 구동신호 DMPPU와 로직 하이의 인버터 IV11의 출력신호를 반전 논리 곱 하여 로직 로우를 출력하며, 인버터 IV13는 로직 로우의 낸드 게이트(ND1)의 출력신호를 반전시켜서 로직 하이의 증가신호 INC를 출력한다. 한편, 인버터(IV12)는 노드 NB의 로직 하이를 반전시켜서 로직 로우를 출력하고, 낸드 게이트(ND2)는 로직 하이의 구동신호 DMPPU와 로직 로우의 인버터 IV12의 출력신호를 반전 논리 곱하여 로직 하이를 출력하며, 인버터 IV14는 로직 하이를 반전시켜서 로직 로우의 감소신호 DEC를 출력한다.
양방향 카운터(134)는 로직 하이의 증가신호(INC)에 응답하여 도 4a에 도시한 클럭 RCKDCC의 펄스폭 T1을 기준이 되는 외부클럭 CK의 펄스 폭(Tref)에 맞추기 위해 클럭신호 RCKDCC의 펄스폭 T1을 늘리기 위한 5비트 카운트 신호 CNT<0:4>의 값을 출력한다(구체적인 카운트 신호의 값에 대한 예시는 생략하기로 함).
디지탈/아날로그 컨버터(135)는 클럭 RCKDCC의 펄스폭 T1을 늘리기 위한 5비트 카운트 신호 CNT<0:4>의 값을 이용해서 클럭 RCKDCC의 펄스 폭 T1을 기준이 되는 외부클럭 CK의 펄스 폭 Tref에 맞추기 위한 듀티 보정 아날로그 신호 DCCRVREF 및 DCCFVREF를 발생시킨다.
클럭 버퍼/먹스부(110)는 듀티 보정 아날로그 신호 DCCRVREF 및 DCCFVREF를 이용해서 외부클럭 CK와 같은 듀티를 갖는 (듀티가 보정된) 클럭 RCKT1 및 FCKT1을 발생시킨다.
클럭 드라이버부(120)는 외부클럭 CK와 같은 듀티를 갖는 클럭 RCKT1 및 FCKT1를 입력받어 듀티가 보정된 클럭 RCKT2 및 FCKT2를 발생시킨다.
상술한 바와 같이 듀티가 보정되면 듀티 사이클 보정부(130)는 동작을 멈춘 다.
DLL 블록(200)은 듀티가 보정된 클럭 RCKT2 및 FCKT2를 이용해서 듀티가 정확히 50:50인 DLL 클럭 RCKDLL 및 FCKDLL를 생성한다.
다음에, 구동신호 DMPPU가 로직 하이인 상태에서 클럭 RCKDCC 및 FCKDCC가 도 4b에 도시한 바와 같이 위상비교/증폭부(132)로 입력되면, 위상차 신호 FCKVO의 전위가 위상차 신호 RCKVO의 전위보다 크게 되어, NMOS 트랜지스터(N4)가 먼저 턴-온된다. NMOS 트랜지스터(N2)는 초기상태의 로직 하이의 노드 NA에 의해 턴-온되어 있다. NMOS 트랜지스터(N2, N4, N5)가 모두 턴-온되면 노드 NB가 로직 로우에 해당하는 접지전압(VSS)으로 된다. 이때, NMOS 트랜지스터(N3)는 턴-오프되어 있어 노드 NA은 초기상태의 로직 하이에 해당하는 전원전압(VDDI)을 유지한다.
상술한 바와 같이, 노드 NB가 로직 로우에 해당하는 접지전압(VSS)이 되고, 노드 NA가 로직 하이에 해당하는 전원전압(VDDI)을 유지하면, 인버터(IV12)는 노드 NB의 로직 로우를 반전시켜서 로직 하이를 출력하고, 낸드 게이트(ND2)는 로직 하이의 구동신호 DMPPU와 로직 하이의 인버터 IV12의 출력신호를 반전 논리 곱하여 로직 로우를 출력하고 인버터 IV4는 로직 로우를 반전시켜서 로직 하이의 감소신호 DEC를 출력한다. 한편, 인버터 IV11은 노드 NA의 로직 하이를 반전시켜서 로직 로우를 출력하고, 낸드 게이트(ND1)는 로직 하이의 구동신호 DMPPU와 로직 로우의 인버터 IV11의 출력신호를 반전 논리 곱하여 로직 하이를 출력하고, 인버터 IV13는 로직 하이를 반전시켜서 로직 로우의 증가신호 INC를 출력한다.
양방향 카운터(134)는 로직 하이의 감소신호(DEC)에 응답하여 도 4b에 도시 한 클럭 RCKDCC의 펄스 폭 T3을 기준이 되는 외부클럭 CK의 펄스 폭(Tref)에 맞추기 위해 클럭 RCKDCC의 펄스폭 T3을 줄이기 위한 5비트 카운트 신호 CNT<0:4>의 값(구체적인 카운트 신호의 값에 대한 예시는 생략하기로 함)을 출력한다.
디지탈/아날로그 컨버터(135)는 클럭 RCKDCC의 펄스폭 T3을 줄이기 위한 5비트 카운트 신호 CNT<0:4>의 값을 이용해서 클럭 RCKDCC의 펄스 폭 T3을 기준이 되는 외부클럭 CK의 펄스 폭 Tref에 맞추기 위한 듀티 보정 아날로그 신호 DCCRVREF 및 DCCFVREF를 발생시킨다.
클럭 버퍼/먹스부(110)는 듀티 보정 아날로그 신호 DCCRVREF 및 DCCFVREF를 이용해서 외부클럭 CK와 같은 듀티를 갖는 (듀티가 보정된) 클럭 RCKT1 및 FCKT1을 발생시킨다.
상술한 바와 같이 듀티가 보정되면 듀티 사이클 보정부(130)는 동작을 멈춘다.
클럭 드라이버부(120)는 클럭 RCKT1 및 FCKT1를 입력받아 듀티가 보정된 클럭 RCKT2 및 FCKT2를 발생시킨다.
DLL 블록(200)은 듀티가 보정된 클럭 RCKT2 및 FCKT2를 이용해서 듀티가 정확히 50:50인 DLL 클럭 RCKDLL 및 FCKDLL를 생성한다.
도 5는 도 2에 나타낸 신호들의 파형을 나타낸다.
도 5를 참조하면, 액티브 파워 다운 모드(APDEN)가 되었을 때 도 2에 도시한 전압 비교기(133)가 리셋되지 않아 내부전원전압이 순간적으로 변해도(즉, 클럭 인에이블 신호 CKE가 변해도) 클럭 RCKDCC 및 FCKDCC의 듀티가 정확히 50:50으로 보 정되었음을 알 수 있다.
이상 설명한 바와 같이, 전압 비교기(133)가 클럭 인에이블 신호(CKE)를 입력받지 않음으로써, 액티브 파워 다운 모드가 되어도 전압 비교기(133)는 리셋되지 않고 동작하게 된다.
그 결과, 듀티 사이클 보정회로(100)와 DLL 블록(200)이 동작하게 됨으로써, DLL 클럭 RCKDLL 및 FCKCLL의 듀티가 정확히 50:50으로 맞춰지게 된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면, 액티브 파워 다운 모드에서 내부전원전압이 순간적으로 변화해도 DLL 클럭의 듀티를 계속적으로 50:50으로 맞춤으로써, tAC를 크게 변화시키거나 tCK를 변화시키는 것을 방지할 수 있다.
그 결과, 액티브 파워 다운 모드로부터 벗어나서 리드 동작을 수행해도 DRAM이 정상적으로 동작할 수 있게 된다.

Claims (6)

  1. 외부클럭을 버퍼링/멀티플렉싱하여 버퍼링된 클럭을 출력하는 클럭 버퍼/먹스부;
    상기 버퍼링된 클럭의 위상을 비교/증폭하여 제1 및 제2 위상차 신호들을 발생하는 위상비교/증폭부;
    상기 버퍼링된 클럭을 이용해서 특정 레벨의 구동신호를 발생시키는 비교기 제어부;
    상기 구동신호에 응답하여 액티브 파워 다운 모드 시에도 상기 제1 및 제2 위상차 신호들을 비교하여 상기 버퍼링된 클럭의 듀티를 상기 외부클럭에 맞추기 위한 증가신호와 감소신호를 발생시키는 전압 비교기;
    상기 증가 신호 또는 상기 감소신호에 응답하여 상기 버퍼링된 클럭을 상기 외부클럭의 듀티와 같게 하기 위한 카운트 신호를 출력하는 양방향 카운터; 및
    상기 카운트 신호를 이용해서 상기 버퍼링된 클럭의 듀티를 보정하기 위한 듀티 보정 아날로그 신호들을 출력하는 디지탈/아날로그 컨버터를 포함하 DLL 회로의 듀티 사이클 보정회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 위상비교/증폭부는 상기 버퍼링된 클럭의 하이 펄스 폭이 로우 펄스 폭보다 작으면 상기 제2 위상차 신호의 전위보다 큰 전위를 갖는 상기 제1 위상차 신호를 출력하고, 상기 버퍼링된 클럭의 하이 펄스 폭이 로우 펄스 폭보다 크면 상기 제1 위상차 신호의 전위보다 큰 전위를 갖는 상기 제2 위상차 신호를 출력하는 것을 특징으로 하는 DLL 회로의 듀티 사이클 보정회로.
  4. 제 1 항에 있어서,
    상기 전압 비교기는 클럭 인에이블 신호의 레벨 변화에 상관없이 항상 동작하여 상기 증가신호와 상기 감소신호를 발생시키는 것을 특징으로 하는 DLL 회로의 듀티 사이클 보정회로.
  5. 제 1 항에 있어서,
    상기 전압 비교기는 상기 제1 및 제2 위상차 신호들을 비교/증폭하는 차동 증폭기; 및 상기 차동 증폭기로부터 출력되는 출력신호들을 이용해서 상기 증가신호와 감소신호를 발생시키는 디지털 신호 발생부를 포함하는 것을 특징으로 하는 DLL 회로의 듀티 사이클 보정회로.
  6. 제 1 항에 있어서,
    상기 전압 비교기는 상기 제1 위상차 신호의 전위가 상기 제2 위상차 신호의 전위보다 크면, 상기 증가신호를 로직 하이로 출력하고, 상기 제1 위상차 신호의 전위가 상기 제2 위상차 신호보다 작으면 감소신호를 로직 하이로 출력하는 것을 특징으로 하는 DLL 회로의 듀티 사이클 보정회로.
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