KR20000009099A - 데이터의 듀티 사이클을 보정하는 듀티 사이클 보정회로 및 그방법 - Google Patents

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Abstract

데이터의 듀티 사이클(duty cycle)을 보정하는 듀티 사이클 보정 회로 및 그 방법이 개시된다. 클럭 듀티 사이클 보정기는 클럭 신호를 입력하고 상기 클럭 신호의 듀티 사이클 에러에 각각 비례하되 그 비율이 다른 제1 및 제2 듀티 사이클 제어 신호와 상기 클럭 신호의 듀티 사이클이 보정된 내부 클럭 신호를 발생한다. 제1 기준 전압 발생기는 제1 기준 전압을 발생한다. 제2 기준 전압 발생기는 상기 제1 기준 전압과 상기 제1 및 제2 듀티 사이클 제어 신호들을 입력하고 상기 제1 기준 전압과 상기 제1 및 제2 듀티 사이클 제어 신호들을 합산 및 증폭하여 제2 기준 전압을 발생한다. 데이터 수신기는 데이터와 상기 제2 기준 전압 및 상기 내부 클럭 신호를 입력하고 상기 내부 클럭 신호에 동기되어 상기 데이터와 상기 제2 기준 전압을 비교 및 증폭하여 상기 데이터의 듀티 사이클을 보정한다. 따라서, 입력되는 데이터의 불완전한 듀티 사이클이 50%로 보정된다.

Description

데이터의 듀티 사이클을 보정하는 듀티 사이클 보정 회로 및 그 방법
본 발명은 메모리 집적 회로에 관한 것으로서, 특히 불완전한 듀티 사이클을 갖는 데이터를 입력하여서 50%의 듀티 사이클을 갖는 데이터로써 보정하여 출력하는 듀티 사이클 보정 회로 및 그 방법에 관한 것이다.
최근의 메모리 집적 회로는 짧은 시간에 많은 데이터를 처리하기 위해 수백[㎒]의 높은 주파수에서 동작하고 클럭 신호의 두 변환점에서 데이터를 처리한다. 상기 동작을 수행하기 위해서는 외부로부터 입력되는 클럭 신호의 듀티 사이클(duty cycle)을 50%로 회복하는 회로가 사용되어야 하고, 상기 회로에서 출력되는 클럭 신호를 이용하여 데이터를 받아들여야 한다.
도 1은 종래 기술에 따른 램버스(Rambus) 디램(DRAM)의 입력 수신기의 블록도이다. 도 1을 참조하면, 종래 기술에 따른 입력 수신기(101)는 클럭 신호(PCLK)와 데이터(DB) 및 기준 전압(Vref)을 입력하고, 상기 데이터(DB)의 전압 레벨을 변환하여 출력한다. 외부로부터 램버스 디램으로 입력되는 데이터는 일반적으로 TTL(Transistor Transistor Logic) 레벨이고, 램버스 디램 내부에서 동작하는 신호들은 모두 CMOS(complementary Metal Oxide Semiconductor) 레벨이다. 따라서, 입력 수신기(101)는 입력되는 데이터(DB)와 기준 전압(Vref)의 차이를 증폭하여 데이터(DB)를 TTL 레벨에서 CMOS 레벨로 변환하여 출력한다. 클럭 신호(PCLK)는 듀티 사이클이 보정된 신호이다.
데이터(DB)와 클럭 신호(PCLK)의 듀티 사이클이 모두 50%일 때는 도 2a에 도시된 바와 같이, 데이터(DB)의 셋업 타임(set-up time)(ts) 및 홀드 타임(hold time)(th)의 합은 50%이다. 이 때는 램버스 디램은 셋업 타임(ts)과 홀드 타임(th)의 최대의 마진을 가질 수 있다. 하지만, 데이터(DB)와 클럭 신호(PCLK)의 듀티 사이클이 허용 범위인 40%로 되면 도 2b에 도시된 바와 같이, 클럭 신호(PCLK)는 램버스 디램 내부에서 50%로 회복되어 동작하나, 데이터(DB))는 그대로 입력 수신기(101)에 입력된다. 이런 경우에는 듀티 사이클이 40%로 줄어든 구간의 셋업 타임(ts)과 홀드 타임(th)은 50% 듀티 사이클을 갖는 데이터에 비해 감소된다. 데이터(DB)와 클럭 신호(PCLK)의 듀티 사이클이 허용 범위인 60%로 되면, 셋업 타임(ts)과 홀드 타임(th)은 50% 듀티 사이클을 갖는 데이터에 비해 증가된다.
상술한 바와 같이, 데이터의 듀티 사이클이 50%보다 짧거나 길면 데이터의 한쪽 에지의 셋업 타임(ts)과 홀드 타임(th)이 감소하거나 증가되어 그 마진이 그만큼 감소한다.
본 발명이 이루고자하는 기술적 과제는 불완전한 듀티 사이클을 갖는 데이터의 듀티 사이클을 실질적으로 50%로 보정하는 듀티 사이클 보정 회로를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 듀티 사이클 보정 회로를 구비하는 메모리 집적 회로를 제공하는 것이다.
본 발명이 이루고자하는 또 다른 기술적 과제는 데이터의 듀티 사이클을 보정하는 방법을 제공하는 것이다.
도 1은 종래 기술에 따른 램버스(Rambus) 디램(DRAM)의 입력 수신기의 블록도.
도 2a와 도 2b는 상기 도 1에 도시된 입력 수신기로 입력되는 데이터의 듀티 사이클이 각각 50%와 40%일 때를 도시한 도면들.
도 3은 본 발명에 따른 듀티 사이클 보정 회로의 블록도.
도 4a 및 도 4b는 상기 도 3에 도시된 입력 데이터의 듀티 사이클이 각각 40%와 60%일 때 출력 데이터의 듀티 사이클이 50%로 보정되는 방법을 설명하기 위한 신호들의 파형도.
도 5는 상기 도 3에 도시된 제2 기준 전압 발생기의 회로도.
도 6은 상기 도 3에 도시된 데이터 입력 수신기의 회로도.
도 7은 상기 도 3에 도시된 듀티 사이클 보정 회로를 이용한 램버스 디램을 도시한 도면.
도 8은 본 발명에 따른 듀티 사이클 보정 방법을 도시한 흐름도.
상기 기술적 과제를 이루기 위하여 본 발명은, 클럭 신호를 입력하고 상기 클럭 신호의 듀티 사이클 에러에 각각 비례하되 그 비율이 다른 제1 및 제2 듀티 사이클 제어 신호와 상기 클럭 신호의 듀티 사이클이 보정된 내부 클럭 신호를 발생하는 클럭 듀티 사이클 보정기, 제1 기준 전압을 발생하는 제1 기준 전압 발생기, 상기 제1 기준 전압과 상기 제1 및 제2 듀티 사이클 제어 신호들을 입력하고 상기 제1 기준 전압과 상기 제1 및 제2 듀티 사이클 제어 신호들을 합산 및 증폭하여 제2 기준 전압을 발생하는 제2 기준 전압 발생기, 및 데이터와 상기 제2 기준 전압 및 상기 내부 클럭 신호를 입력하고 상기 내부 클럭 신호에 동기되어 상기 데이터와 상기 제2 기준 전압을 비교 및 증폭하여 상기 데이터의 듀티 사이클을 보정하는 데이터 수신기를 구비하는 듀티 사이클 보정 회로를 제공한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은, 다수개의 패드들, 상기 다수개의 패드들 중 하나의 패드를 통해서 외부 클럭 신호를 입력하고 상기 외부 클럭 신호의 듀티 사이클 에러에 각각 비례하되 그 비율이 다른 제1 및 제2 듀티 사이클 제어 신호 및 상기 외부 클럭 신호의 듀티 사이클이 보정된 내부 클럭 신호를 발생하는 지연 동기 루프, 제1 기준 전압을 발생하는 제1 기준 전압 발생기, 상기 제1 기준 전압과 상기 제1 및 제2 듀티 사이클 제어 신호들을 입력하고 상기 제1 기준 전압과 상기 제1 및 제2 듀티 사이클 제어 신호들을 합산 및 증폭하여 제2 기준 전압을 발생하는 제2 기준 전압 발생기, 및 상기 다수개의 패드들 중 다른 하나의 패드를 통해서 외부로부터 입력되는 데이터와 상기 내부 클럭 신호 및 상기 제2 기준 전압을 입력하고 상기 내부 클럭 신호에 응답하여 상기 데이터와 상기 제2 기준 전압을 비교 및 증폭하여 상기 데이터의 듀티 사이클을 보정하는 입력 수신기를 구비하는 메모리 집적 회로를 제공한다.
상기 또 다른 기술적 과제를 이루기 위하여 본 발명은, 입력 데이터의 듀티 사이클을 보정하는 듀티 사이클 보정 방법에 있어서, 클럭 신호의 듀티 사이클 에러에 각각 비례하되 그 비율이 다른 제1 및 제2 듀티 사이클 제어 신호와 제1 기준 전압을 각각 발생하는 단계, 상기 제1 기준 전압과 상기 제1 및 제2 듀티 사이클 제어 신호들을 합산 및 증폭하여 제2 기준 전압을 발생하는 단계, 및 상기 입력 데이터와 상기 제2 기준 전압을 비교 및 증폭하여 상기 데이터의 듀티 사이클을 보정하는 단계를 구비하는 듀티 사이클 보정 방법을 제공한다.
상기 본 발명에 의하여 입력되는 데이터의 듀티 사이클이 불완전할 경우 보정되어 셋업 타임과 홀드 타임의 최대 마진을 가질 수 있다.
이하, 첨부된 도면들을 통하여 본 발명의 실시예들을 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 듀티 사이클 보정 회로의 블록도이다. 도 3을 참조하면, 본 발명에 따른 듀티 사이클 보정 회로는 제1 기준 전압 발생기(311), 클럭 듀티 사이클 보정기(331), 제2 기준 전압 발생기(321) 및 데이터 수신기(341)를 구비한다.
제1 기준 전압 발생기(311)는 소정 레벨의 제1 기준 전압(Vref1)을 발생한다. 제1 기준 전압(Vref1)은 직류 전압이다.
클럭 듀티 사이클 보정기(331)는 외부 클럭 신호(CLK /)를 입력하고 제1 듀티 사이클 제어 신호(dcc)와 제2 듀티 사이클 제어 신호(dccb) 및 내부 클럭 신호(PCLK)를 발생한다. 제1 및 제2 듀티 사이클 제어 신호들(dcc, dccb)은 외부 클럭 신호(CLK)의 듀티 사이클 에러에 각각 비례하되 그 비율이 다르다. 즉, 외부 클럭 신호(CLK)의 듀티 사이클이 50%이면 제1 및 제2 듀티 사이클 제어 신호들(dcc, dccb)은 그 값이 동일하다. 그러나 외부 클럭 신호(CLK)의 듀티 사이클이 50%보다 길면 제1 듀티 사이클 제어 신호(dcc)는 제2 듀티 사이클 제어 신호(dccb)보다 크고, 외부 클럭 신호(CLK)의 듀티 사이클이 50%보다 짧으면 제1 듀티 사이클 제어 신호(dcc)는 및 제2 듀티 사이클 제어 신호(dccb)보다 작다. 예컨대, 외부 클럭 신호(CLK)의 듀티 사이클이 50%이면 제1 및 제2 듀티 사이클 제어 신호들(dcc, dccb)은 모두 1.2[V]이고, 외부 클럭 신호(CLK)의 듀티 사이클이 60%이면 제1 및 제2 듀티 사이클 제어 신호들(dcc, dccb)은 각각 1.4[V]와 1.0[V]이며, 외부 클럭 신호(CLK)의 듀티 사이클이 40%이면 제1 및 제2 듀티 사이클 제어 신호들(dcc, dccb)은 각각 모두 1.0[V]와 1.4[V]이다. 따라서, 제1 듀티 사이클 제어 신호(dcc)와 제2 듀티 사이클 제어 신호(dccb)의 차는 상기 클럭 신호(CLK)의 듀티 사이클이 50%보다 짧아지면 음의 값(-)을 가지고 상기 클럭 신호(CLK)의 듀티 사이클이 50%보다 길어지면 양의 값(+)을 갖는다. 클럭 듀티 사이클 보정기(331)는 또한 클럭 신호(CLK)의 듀티 사이클이 불완전할 경우 클럭 신호(CLK)의 듀티 사이클을 50%로 보정하여 내부 클럭 신호(PCLK)로써 출력한다.
제2 기준 전압 발생기(321)는 제1 기준 전압(Vref1)과 제1 및 제2 듀티 사이클 제어 신호들(dcc, dccb)을 입력하고 제1 기준 전압(Vref1)과 제1 및 제2 듀티 사이클 제어 신호들(dcc, dccb)을 합산 및 증폭하여 제2 기준 전압(Vref2)을 발생한다. 제2 기준 전압(Vref2)은 도 4a에 도시된 바와 같이 상기 클럭 신호(CLK)의 듀티 사이클이 50%보다 짧아지면, 예컨대 40%이면 상기 제1 기준 전압(Vref1)보다 낮아진다. 또한, 제2 기준 전압(Vref2)은 도 4b에 도시된 바와 같이 클럭 신호(CLK)의 듀티 사이클이 50%보다 길어지면, 예컨대 60%이면 제1 기준 전압(Vref1)보다 높아진다. 클럭 신호(CLK)의 듀티 사이클이 50%이면 제2 기준 전압(Vref2)은 클럭 신호(CLK)의 듀티 사이클에 영향을 받지 않는다. 제2 기준 전압 발생기(321)의 상세 회로에 관해서는 도5를 통하여 설명하기로 한다.
데이터 수신기(341)는 데이터(DB)와 제2 기준 전압(Vref2) 및 내부 클럭 신호(PCLK)를 입력한다. 데이터 수신기(341)는 데이터(DB)의 듀티 사이클이 불완전할 경우 즉, 50%가 아닐 경우에 내부 클럭 신호(PCLK)에 동기되어 데이터(DB)와 제2 기준 전압(Vref2)을 비교 및 증폭함으로써 데이터(DB)의 듀티 사이클을 50%로 보정하여 출력한다. 데이터 수신기(341)는 또한 외부로부터 입력되는 데이터(DB)의 전압 레벨을 CMOS 레벨로 변환한다. 데이터 수신기(341)는 상기 클럭 신호(CLK)의 상승 에지(rising edge)와 하강 에지(falling edge) 중 하나에 동기되어 동작한다. 데이터 수신기(341)에 대해서는 도 6을 통하여 보다 상세히 설명하기로 한다.
도 5는 상기 도 3에 도시된 제2 기준 전압 발생기(321)의 회로도이다. 도 5를 참조하면, 제2 기준 전압 발생기(321)는 버퍼들(511,515) 및 연산 증폭부(513)를 구비한다.
버퍼(511)는 제2 듀티 사이클 제어 신호(dccb)를 입력하고 이를 반전시킨다. 버퍼(511)는 제2 듀티 사이클 제어 신호(dccb)를 반전 입력단(-)에 입력하고 비반전 입력단(+)은 접지된 연산 증폭기(521)와 저항들(523,525)을 구비한다. 저항들(523,525)은 동일한 저항값을 갖는다. 따라서, 버퍼(511)의 출력단 즉, 노드(n1)에 발생하는 전압(Vn1)은 수학식 1과 같다.
Vn1 = -dccb
연산 증폭부(513)는 연산 증폭기(531) 및 저항들(541∼544)을 구비한다. 제1 기준 전압(Vref1)과 제1 듀티 사이클 제어 신호(dcc) 및 버퍼(511)의 출력 전압(Vn1)은 각각 저항들(541,542,543)을 통해서 연산 증폭기(531)의 반전 입력단(-)에 입력되고, 연산 증폭기(531)의 비반전 입력단(+)은 접지된다. 저항들(541,544)끼리 동일한 저항값을 가지고, 저항들(542,543)끼리 동일한 저항값을 갖는다. 연산 증폭기(531)는 제1 기준 전압(Vref1)과 제1 듀티 사이클 제어 신호(dcc) 및 버퍼(511)의 출력 전압(Vn1)을 합산 및 증폭한다. 연산 증폭기(531)의 출력단 즉, 노드(n2)에 발생하는 전압(Vn2)은 다음 수학식 2와 같다.
Vn2 = -Vref1-a×(dcc-dccb)
여기서, a는 클럭 듀티 사이클 보정기(331)의 출력과 데이터(DB)의 에지 경사에 따라 정해지는 상수이다.
버퍼(515)는 연산 증폭기(551)와 저항들(553,555)을 구비한다. 연산 증폭부(513)의 출력 전압(Vn2)은 저항(553)을 통해서 연산 증폭기(551)의 반전 입력단(-)에 인가되고 연산 증폭기(551)의 비반전 입력단(+)은 접지된다. 저항들(553,555)은 서로 동일한 저항값을 갖는다. 연산 증폭기(551)는 연산 증폭부(513)의 출력 전압(Vn2)을 반전시킨다. 따라서, 연산 증폭기(551)의 출력단 즉, 노드(n3)에 발생하는 전압(Vn3)은 다음 수학식 3과 같다.
Vn3 = Vref1+a×(dcc-dccb)
상기 도 5를 통해서 설명한 바와 같이, 본 발명에 따른 제2 기준 전압 발생기(321)는 제1 및 제2 듀티 사이클 제어 신호들(dcc, dccb)의 크기에 따라 제2 기준 전압(Vref2)의 크기를 변화시킨다. 즉, 제2 기준 전압(Vref2)은 제1 듀티 사이클 제어 신호(dcc)가 제2 듀티 사이클 제어 신호(dccb)보다 크면 높아지고, 제1 듀티 사이클 제어 신호(dcc)가 제2 듀티 사이클 제어 신호(dccb)보다 작으면 낮아진다. 제1 듀티 사이클 제어 신호(dcc)와 제2 듀티 사이클 제어 신호(dccb)가 동일하면 제2 기준 전압(Vref2)은 제1 기준 전압(Vref1)과 동일하게 된다.
도 6은 상기 도 3에 도시된 데이터 수신기(341)의 회로도이다. 도 6을 참조하면, 데이터 수신기(341)는 레벨 변환기(Level Shifter)(620), 주 증폭기(622), 캐패시턴스 고정 회로(624) 및 스태틱 셀(static cell)을 구비한다.
레벨 변환기(620)는 작은 스윙(swing) 폭을 가지는 입력 데이터(DB)를 받아들이고, 제2 기준 전압(Vref2)과 비교하여 CMOS 레벨의 입력신호들(IN1, IN2)을 출력한다. 상기 입력 신호들(IN1, IN2)은 상보적인 값을 가진다. 레벨 변환기(620)는 전형적인 차동비교기 형태로 되어 있다. 트랜지스터(Q5)는 차동비교기의 능동부하로서 동작하여, 일정한 크기의 전류가 차동비교기에 흐르도록 한다. 입력 데이터(DB)가 제2 기준 전압(Vref2)보다 클 때에는, 트랜지스터(Q3)에 흐르는 전류가 트랜지스터(Q4)에 흐르는 전류보다 크다. 따라서, 입력신호(IN1)가 입력신호(IN2)보다 작게 된다. 한편, 입력 데이터(DB)가 제2 기준 전압(Vref2)보다 작을 때에는, 트랜지스터(Q3)에 흐르는 전류가 트랜지스터(Q4)에 흐르는 전류보다 작다. 이에 따라, 입력신호(IN1)가 입력신호(IN2)보다 크게 된다.
주 증폭기(622)는 내부 클럭 신호(PCLK)의 상승 에지에서 상기 레벨 변환기(20)로부터의 입력신호들(IN1, IN2)을 받아들이고, 받아들여진 신호들을 증폭하여 증폭된 신호들(OUT1, OUT2)을 출력한다. 주 증폭기(622)는 내부 클럭 신호(PCLK)에 동기되어 동작하는 차동증폭기 구조를 갖는다. 내부 클럭 신호(PCLK)가 "로우(low)" 레벨에 있을 때, 트랜지스터들(Q6 - Q12)이 모두 턴온(turn-on)되어 신호들(OUT1, OUT2)을 "하이(high)" 레벨로 프리차지(Precharge)시킨다. 내부 클럭 신호(PCLK)가 "하이" 레벨에 천이될 때, 트랜지스터들(Q15, Q16)이 턴온된다. 그리고, 입력신호들(IN1, IN2)의 상태에 따라 트랜지스터들(Q13, Q14) 중 어느 하나가 턴온된다. 이에 따라 트랜지스터들(Q11, Q12) 중 어느 하나의 드레인 전압이 풀다운(Pull-down)되어, 증폭된 신호들(OUT1, OUT2)의 논리 레벨이 달라지게 된다.
예를 들어, 만약 입력신호(IN1)가 입력신호(IN2)보다 크다고 가정해보자. 이때 트랜지스터(Q13)가 트랜지스터(Q14)보다 빨리 턴온되고, 이에 따라 트랜지스터(Q11)의 드레인 전압이 트랜지스터(Q12)의 드레인 전압보다 빨리 풀다운된다. 그리고 트랜지스터들(Q8 - Q10)의 작용에 의해 트랜지스터들(Q11, Q12)의 드레인에서의 전압 레벨들은 안정화된다. 트랜지스터들(Q11, Q12)의 드레인 전압 레벨은 증폭된 신호들(OUT1, OUT2)로서 출력된다. 입력 데이터(DB)가 "로우" 레벨일 때, 신호들(OUT1, OUT2)은 각각 "로우" 및 "하이" 레벨을 가진다. 또한 입력 데이터(DB)가 "하이" 레벨일 때, 신호들(OUT1, OUT2)은 각각 "하이" 및 "로우" 레벨을 가진다.
캐패시턴스 고정화 회로(624)는 스태틱 셀(626)을 상기 주 증폭기(622)의 출력단에 안정되게 정합시키기 위한 것이다. 캐패시턴스 고정화 회로(624)는 인버터들(I1,I2)을 포함한다. 인버터(I1)는 신호(OUT1)를 반전하여 출력하고, 인버터(I2)는 신호(OUT2)를 반전하여 출력한다.
스태틱 셀(626)은 상기 주 증폭기(622)에 의해 증폭된 신호들(OUT1, OUT2)의 논리 상태를 저장하고, 저장된 신호들을 출력하게 된다. 스태틱 셀(626)은 상기 주 증폭기(622)로부터 신호들(OUT1, OUT2)을 받아들이고, 받아들여진 신호들을 저장하며, 저장된 신호들을 출력 데이터(DO, /DO)로써 출력한다. 신호들(OUT1, OUT2)이 "하이" 레벨로 프리차지되어 있을 때, 트랜지스터들(Q17 - Q20)은 모두 턴오프(turn-off) 상태에 있게 된다. 내부 클럭 신호(PCLK)가 "하이" 레벨로 천이된 후 신호들(OUT1, OUT2) 중 어느 하나가 "로우"로 변하게 되면, 이에 따라 트랜지스터들(Q17, Q18) 중 어느 하나와 트랜지스터들(Q19, Q20) 중 어느 하나가 턴온되어 데이터가 트랜지스트들(Q21 - Q24)로 구성된 메모리 셀에 저장된다. 스태틱 셀(626)의 출력 데이터(DO)는 입력 데이터(DB)와 상반된 논리 레벨을 가진다.
스태틱 셀(626)의 출력 데이터(DO)는 도시되지 않은 반전기에 의해 반전되어 후단의 회로에 공급된다. 만약 상기 입력 데이터(DB)가 실제 데이터라면 스태틱 셀(626)의 출력 데이터(DO)는 어드레스 경로에 의해 지정되는 메모리 셀에 저장되고, 입력 데이터(DB)가 제어 신호인 경우에는 출력 데이터(DO)는 이러한 제어 신호가 필요한 회로에 공급된다.
도 7은 상기 도 3에 도시된 듀티 사이클 보정 회로를 이용한 램버스 디램을 도시한 도면이다. 도 7을 참조하면, 램버스 디램(701)은 메모리 셀 어레이(751), 로직 인터페이스(logic interface)(741), 지연 동기 루프(Delay Locked Loop)(731), 제1 패드(711) 및 제2 패드(712)를 구비한다.
지연 동기 루프(731)는 제2 패드(712)를 통해서 외부 클럭 신호(CLK/ )를 입력하고 각각 외부 클럭 신호(CLK)에 비례하되 그 비율이 다른 제1 및 제2 듀티 사이클 제어 신호들(dcc, dccb)과 내부 클럭 신호(PCLK)를 발생한다. 지연 동기 루프(731)는 외부 클럭 신호(CLK)의 듀티 사이클이 50%보다 길거나 또는 짧을 때 이를 50%로 보정하여 내부 클럭 신호(PCLK)로써 발생한다. 외부 클럭 신호(CLK)의 듀티 사이클이 50%이면 외부 클럭 신호(CLK)는 그대로 내부 클럭 신호(PCLK)로써 출력된다.
제1 기준 전압 발생기(715)는 직류 레벨의 제1 기준 전압(Vref1)을 발생한다.
제2 기준 전압 발생기(717)는 제1 기준 전압(Vref1)과 상기 제1 및 제2 듀티 사이클 제어 신호들(dcc, dccb)을 입력하고 제2 기준 전압(Vref2)을 발생한다. 제2 기준 전압(Vref2)은 제1 기준 전압(Vref1)과 제1 및 제2 듀티 사이클 제어 신호들(dcc, dccb)을 합산 및 증폭함으로써 발생된다.
입력 수신기(721)는 제1 패드(711)를 통해서 외부로부터 입력되는 데이터(DB)와 내부 클럭 신호(PCLK) 및 제2 기준 전압(Vref2)을 입력한다. 입력 수신기(721)는 내부 클럭 신호(PCLK)에 응답하여 데이터(DB)와 제2 기준 전압(Vref2)을 비교 및 증폭하여 데이터(DB)의 듀티 사이클을 보정한다. 즉, 데이터(DB)의 듀티 사이클이 50%보다 길거나 짧을 경우 50%로 보정된다. 데이터(DB)의 듀티 사이클이 50%이면 보정되지 않고 그대로 출력된다. 입력 수신기(721)는 데이터(DB)의 전압 레벨을 CMOS 레벨로 변환한다. 입력 수신기(721)를 제1 패드(711)에 두 개를 연결하고, 하나의 입력 수신기는 내부 클럭 신호(PCLK)의 상승 에지에서 데이터(DB)를 받아들이고 다른 하나의 입력 수신기는 내부 클럭 신호(PCLK)의 하강 에지에서 데이터(DB)를 받아들인다.
로직 인터페이스(741)는 입력 수신기(721)로부터 출력되는 데이터를 메모리 셀 어레이(751)에 저장하고, 메모리 셀 어레이(751)에 저장된 데이터를 제1 패드(711)로 전달하는 것을 인터페이스한다.
도 7에는 제1 및 제2 패드들(711,712)만 도시되어있지만 램버스 디램(701)은 데이터(DB)가 입출력되는 다수개의 패드들과 다수개의 입력 수신기들을 구비한다. 또한, 입력 수신기(721), 제1 및 제2 기준 전압 발생기들(715,717) 및 지연동기루프(731)는 램버스 디램(701)뿐만 아니라 클럭 신호에 동기되어 동작하는 모든 메모리 집적 회로에 동일하게 적용될 수 있다.
도 7을 통해서 설명한 바와 같이, 본 발명의 램버스 디램(701)은 외부로부터 입력되는 데이터(db)의 듀티 사이클이 50%보다 길거나 짧으면 상기 데이터(db)의 듀티 사이클을 50%로 보정하므로써 데이터(db)의 셋업 타임(ts)과 홀드 타임(th)의 마진을 최대로 가질 수 있다.
도 8은 본 발명에 따른 듀티 사이클 보정 방법을 도시한 흐름도이다. 본 발명에 따른 듀티 사이클 보정 방법은 제1 내지 제3 단계(811∼831)를 구비한다. 도 3 내지 도 6을 참조하여 도 8에 도시된 듀티 사이클 보정 방법을 설명하기로 한다.
제1 단계(811)에서는 외부 클럭 신호(CLK)의 듀티 사이클 에러에 각각 비례하되 그 비율이 다른 제1 및 제2 듀티 사이클 제어 신호들(dcc, dccb)과 제1 기준 전압(Vref1)을 각각 발생한다. 제1 듀티 사이클 제어 신호(dcc)와 제2 듀티 사이클 제어 신호(dccb)의 차는 외부 클럭 신호(CLK)의 듀티 사이클이 50%보다 짧아지면 음의 값(-)을 가지고 외부 클럭 신호(CLK)의 듀티 사이클이 50%보다 길어지면 양의 값(+)을 갖는다.
제2 단계(821)에서는 제1 기준 전압(Vref1)과 제1 및 제2 듀티 사이클 제어 신호들(dcc, dccb)을 합산 및 증폭하여 제2 기준 전압(Vref2)을 발생한다. 제2 기준 전압(Vref2)은 외부 클럭 신호(CLK)의 듀티 사이클이 50%보다 짧아지면 제1 기준 전압(Vref1)보다 낮아지고 외부 클럭 신호(CLK)의 듀티 사이클이 50%보다 길어지면 제1 기준 전압(Vref1)보다 높아진다.
제3 단계(831)에서는 외부로부터 입력되는 데이터(DB)와 제2 기준 전압(Vref2)을 비교 및 증폭하여 듀티 사이클이 50%로 보정된 데이터(DO)를 출력한다.
도 8을 통해서 설명한 바와 같이, 본 발명에 따르면, 외부로부터 입력되는 데이터(DB)의 듀티 사이클이 50%보다 길거나 짧으면 50%로 보정되어 출력되기 때문에 출력되는 데이터(DO)의 셋업 타임(ts)과 홀드 타임(th)의 마진이 최대로 된다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 외부로부터 입력되는 데이터(DB)의 듀티 사이클이 50%보다 길거나 짧을 경우에는 50%로 보정되어 출력되기 때문에 출력되는 데이터(DO)의 셋업 타임(ts)과 홀드 타임(th)의 마진이 최대로 보장된다.

Claims (15)

  1. 데이터를 입력하는 데이터 수신기의 상기 데이터의 듀티 사이클을 50%로 보정하는 듀티 사이클 보정 회로에 있어서,
    클럭 신호를 입력하고 상기 클럭 신호의 듀티 사이클 에러에 각각 비례하되 그 비율이 다른 적어도 두 개의 듀티 사이클 제어 신호들을 발생하는 클럭 듀티 사이클 보정기;
    제1 기준 전압을 발생하는 제1 기준 전압 발생기; 및
    상기 제1 기준 전압과 상기 적어도 두 개의 듀티 사이클 제어 신호들을 조합하여 제2 기준 전압을 발생하고 상기 제2 기준 전압을 상기 데이터 수신기로 입력하여 상기 데이터의 듀티 사이클을 50%로 조정하는 제2 기준 전압 발생기를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  2. 제1항에 있어서, 상기 제2 기준 전압 발생기는 상기 제1 기준 전압과 상기 적어도 두 개의 듀티 사이클 제어 신호들을 합산 및 증폭하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  3. 제1항에 있어서, 상기 제2 기준 전압은 상기 클럭 신호의 듀티 사이클이 50%보다 짧아지면 상기 제1 기준 전압보다 낮아지고 상기 클럭 신호의 듀티 사이클이 50%보다 길어지면 상기 제1 기준 전압보다 높아지는 것을 특징으로 하는 듀티 사이클 보정 회로.
  4. 제1항에 있어서, 상기 적어도 두 개의 듀티 사이클 제어 신호는 제1 및 제2 듀티 사이클 제어 신호들로 구성하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  5. 제4항에 있어서, 상기 제2 기준 전압 발생기는
    상기 제2 듀티 사이클 제어 신호를 반전시키는 버퍼;
    상기 제1 기준 전압과 상기 제1 듀티 사이클 제어 신호 및 상기 버퍼의 출력을 합산하는 연산 증폭부; 및
    상기 연산 증폭부의 출력을 반전시켜서 상기 제2 기준 전압으로써 발생하는 다른 버퍼를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  6. 제5항에 있어서, 상기 버퍼는 상기 제2 듀티 사이클 제어 신호를 반전 입력으로 하고 비반전 입력은 접지된 연산 증폭기를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  7. 제5항에 있어서, 상기 연산 증폭부는 상기 제1 기준 전압과 상기 제1 듀티 사이클 제어 신호 및 상기 버퍼의 출력을 반전 입력으로 하고 비반전 입력은 접지된 연산 증폭기를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  8. 제5항에 있어서, 상기 다른 버퍼는 상기 연산 증폭부의 출력을 반전 입력으로 하고 비반전 입력은 접지된 연산 증폭기를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  9. 제4항에 있어서, 상기 제1 듀티 사이클 제어 신호는 상기 클럭 신호의 듀티 사이클이 50%보다 길면 상기 제2 듀티 사이클 제어 신호보다 크고, 상기 클럭 신호의 듀티 사이클이 50%보다 짧으면 상기 제2 듀티 사이클 제어 신호보다 작은 것을 특징으로 하는 듀티 사이클 보정 회로.
  10. 다수개의 패드들;
    상기 다수개의 패드들 중 하나의 패드를 통해서 외부 클럭 신호를 입력하고 상기 외부 클럭 신호의 듀티 사이클 에러에 각각 비례하되 그 비율이 다른 제1 및 제2 듀티 사이클 제어 신호 및 상기 외부 클럭 신호의 듀티 사이클이 보정된 내부 클럭 신호를 발생하는 지연 동기 루프;
    제1 기준 전압을 발생하는 제1 기준 전압 발생기;
    상기 제1 기준 전압과 상기 제1 및 제2 듀티 사이클 제어 신호들을 입력하고 상기 제1 기준 전압과 상기 제1 및 제2 듀티 사이클 제어 신호들을 합산 및 증폭하여 제2 기준 전압을 발생하는 제2 기준 전압 발생기; 및
    상기 다수개의 패드들 중 다른 하나의 패드를 통해서 외부로부터 입력되는 데이터와 상기 내부 클럭 신호 및 상기 제2 기준 전압을 입력하고 상기 내부 클럭 신호에 응답하여 상기 데이터와 상기 제2 기준 전압을 비교 및 증폭하여 상기 데이터의 듀티 사이클을 보정하는 입력 수신기를 구비하는 것을 특징으로 하는 메모리 집적 회로.
  11. 제10항에 있어서, 상기 메모리 집적 회로는 램버스 디램인 것을 특징으로 하는 메모리 집적 회로.
  12. 제10항에 있어서, 상기 입력 수신기는 상기 데이터의 전압 레벨을 CMOS 레벨로 변환하는 것을 특징으로 하는 메모리 집적 회로.
  13. 제10항에 있어서, 상기 다수개의 패드들 중 하나의 패드에 두 개의 입력 수신기를 연결하고 하나의 입력 수신기는 상기 내부 클럭 신호의 상승 에지에 동기되어 상기 데이터를 받아들이고, 다른 하나의 입력 수신기는 상기 내부 클럭 신호의 하강 에지에 동기되어 상기 데이터를 받아들이는 것을 특징으로 하는 메모리 집적 회로.
  14. 입력 데이터의 듀티 사이클을 보정하는 듀티 사이클 보정 방법에 있어서,
    클럭 신호의 듀티 사이클 에러에 각각 비례하되 그 비율이 다른 제1 및 제2 듀티 사이클 제어 신호와 제1 기준 전압을 각각 발생하는 단계;
    상기 제1 기준 전압과 상기 제1 및 제2 듀티 사이클 제어 신호들을 합산 및 증폭하여 제2 기준 전압을 발생하는 단계; 및
    상기 입력 데이터와 상기 제2 기준 전압을 비교 및 증폭하여 상기 데이터의 듀티 사이클을 보정하는 단계를 구비하는 것을 특징으로 하는 듀티 사이클 보정 방법.
  15. 제14항에 있어서, 상기 제1 듀티 사이클 제어 신호와 상기 제2 듀티 사이클 제어 신호의 차는 상기 클럭 신호의 듀티 사이클이 50%보다 짧아지면 음의 값을 가지고 상기 클럭 신호의 듀티 사이클이 50%보다 길어지면 양의 값을 갖는 것을 특징으로 하는 듀티 사이클 보정 방법.
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JP11539899A JP3741899B2 (ja) 1998-07-21 1999-04-22 データのデューティサイクルを補正するデューティサイクル補正回路及びその方法、デューティサイクル補正回路を有するメモリ集積回路
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100384781B1 (ko) * 2000-12-29 2003-05-22 주식회사 하이닉스반도체 듀티 사이클 보정 회로
KR100434501B1 (ko) * 2002-04-25 2004-06-05 삼성전자주식회사 듀티 정정을 기반으로 하는 주파수 체배기
KR100477808B1 (ko) * 2002-05-21 2005-03-21 주식회사 하이닉스반도체 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법
KR100477809B1 (ko) * 2002-05-21 2005-03-21 주식회사 하이닉스반도체 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법
KR100499305B1 (ko) * 2002-10-18 2005-07-04 엘지전자 주식회사 이중 지연루프를 이용한 클럭신호의 듀티 팩터 보상회로
KR100709475B1 (ko) * 2005-05-30 2007-04-18 주식회사 하이닉스반도체 Ｄｌｌ 회로의 듀티 사이클 보정회로
KR100746611B1 (ko) * 2005-12-29 2007-08-06 주식회사 하이닉스반도체 듀티사이클 보정기능을 갖는 클럭 버퍼회로

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US6643790B1 (en) * 2000-03-06 2003-11-04 Rambus Inc. Duty cycle correction circuit with frequency-dependent bias generator
US6687844B1 (en) * 2000-09-28 2004-02-03 Intel Corporation Method for correcting clock duty cycle skew by adjusting a delayed clock signal according to measured differences in time intervals between phases of original clock signal
US6518809B1 (en) 2001-08-01 2003-02-11 Cypress Semiconductor Corp. Clock circuit with self correcting duty cycle
KR100401522B1 (ko) 2001-09-20 2003-10-17 주식회사 하이닉스반도체 듀티 보정 회로
US6603339B2 (en) * 2001-12-14 2003-08-05 International Business Machines Corporation Precision aligned multiple concurrent duty cycles from a programmable duty cycle generator
US6642760B1 (en) * 2002-03-29 2003-11-04 Rambus, Inc. Apparatus and method for a digital delay locked loop
US6690218B2 (en) * 2002-04-18 2004-02-10 Qualcomm Inc. Method of performing duty cycle correction
KR100510522B1 (ko) 2003-03-13 2005-08-26 삼성전자주식회사 지연동기루프의 듀티 사이클 보정회로 및 이를 구비하는지연동기루프
DE10320794B3 (de) * 2003-04-30 2004-11-04 Infineon Technologies Ag Vorrichtung und Verfahren zur Korrektur des Tastverhältnisses eines Taktsignals
KR100518575B1 (ko) * 2003-05-22 2005-10-04 삼성전자주식회사 지연동기루프의 듀티 사이클 보정회로 및 이를 구비하는지연동기루프
TWI242718B (en) * 2003-05-29 2005-11-01 Mediatek Inc Method for dynamically arranging an operating speed of a microprocessor
US7005904B2 (en) * 2004-04-30 2006-02-28 Infineon Technologies Ag Duty cycle correction
US7230464B2 (en) * 2004-06-29 2007-06-12 Intel Corporation Closed-loop delay compensation for driver
KR100645461B1 (ko) * 2004-06-30 2006-11-15 주식회사 하이닉스반도체 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프 및그의 제어 방법
US20060181320A1 (en) * 2005-02-11 2006-08-17 International Business Machines Corporation Circuit for optimizing the duty cycle of a received clock transmitted over a transmission line
KR100639230B1 (ko) * 2005-06-30 2006-10-30 주식회사 하이닉스반도체 출력 드라이버 제어 장치를 갖는 동기식 메모리 장치
US7227809B2 (en) * 2005-10-14 2007-06-05 Micron Technology, Inc. Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration
US7423465B2 (en) * 2006-01-27 2008-09-09 Micron Technology, Inc. Duty cycle error calculation circuit for a clock generator having a delay locked loop and duty cycle correction circuit
US8073890B2 (en) 2006-02-22 2011-12-06 Micron Technology, Inc. Continuous high-frequency event filter
US7463075B2 (en) * 2006-06-23 2008-12-09 Texas Instruments Incorporated Method and delay circuit with accurately controlled duty cycle
US7667534B2 (en) * 2007-03-15 2010-02-23 Fairchild Semiconductor Corporation Control interface and protocol
KR100918263B1 (ko) * 2008-11-04 2009-09-21 주식회사 파이칩스 듀티 사이클 보정장치
JP5231289B2 (ja) * 2009-03-02 2013-07-10 ルネサスエレクトロニクス株式会社 デューティ比補正回路及びデューティ比補正方法
US8432207B1 (en) 2011-12-30 2013-04-30 Advanced Micro Devices, Inc. Method and apparatus for correcting the duty cycle of a high speed clock
US8536917B2 (en) * 2012-02-07 2013-09-17 International Business Machines Corporation Duty cycle adjustment circuit
KR20230006325A (ko) 2021-07-02 2023-01-10 삼성전자주식회사 클록 트레이닝 시간을 줄이기 위한 장치, 메모리 장치 및 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4527075A (en) 1983-07-11 1985-07-02 Sperry Corporation Clock source with automatic duty cycle correction
AU1726795A (en) 1994-02-15 1995-08-29 Rambus Inc. Amplifier with active duty cycle correction
WO1995022206A1 (en) 1994-02-15 1995-08-17 Rambus, Inc. Delay-locked loop
JP3379209B2 (ja) 1994-03-16 2003-02-24 安藤電気株式会社 クロックデューティ比自動調整回路
US5907254A (en) * 1996-02-05 1999-05-25 Chang; Theodore H. Reshaping periodic waveforms to a selected duty cycle
US5757218A (en) 1996-03-12 1998-05-26 International Business Machines Corporation Clock signal duty cycle correction circuit and method

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100384781B1 (ko) * 2000-12-29 2003-05-22 주식회사 하이닉스반도체 듀티 사이클 보정 회로
KR100434501B1 (ko) * 2002-04-25 2004-06-05 삼성전자주식회사 듀티 정정을 기반으로 하는 주파수 체배기
KR100477808B1 (ko) * 2002-05-21 2005-03-21 주식회사 하이닉스반도체 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법
KR100477809B1 (ko) * 2002-05-21 2005-03-21 주식회사 하이닉스반도체 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법
US7057431B2 (en) 2002-05-21 2006-06-06 Hynix Semiconductor Inc. Digital DLL apparatus for correcting duty cycle and method thereof
KR100499305B1 (ko) * 2002-10-18 2005-07-04 엘지전자 주식회사 이중 지연루프를 이용한 클럭신호의 듀티 팩터 보상회로
KR100709475B1 (ko) * 2005-05-30 2007-04-18 주식회사 하이닉스반도체 Ｄｌｌ 회로의 듀티 사이클 보정회로
US7332948B2 (en) 2005-05-30 2008-02-19 Hynix Semiconductor Inc. Duty cycle correction circuit of a DLL circuit
KR100746611B1 (ko) * 2005-12-29 2007-08-06 주식회사 하이닉스반도체 듀티사이클 보정기능을 갖는 클럭 버퍼회로

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JP3741899B2 (ja) 2006-02-01
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