KR20010055881A - 입력 데이터의 듀티 사이클을 보정하는 램버스 디램반도체 장치 - Google Patents

입력 데이터의 듀티 사이클을 보정하는 램버스 디램반도체 장치 Download PDF

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Abstract

본 발명은 입력 데티터의 듀티 사이클을 보정하는 램버스 디램 반도체 장치에 관한 것으로서, 데이터와 클럭 신호를 입력하는 램버스 디램 반도체 장치에 있어서, 상기 데이터를 입력하고 기준 전압을 발생하는 기준 전압 발생기, 및 상기 기준 전압과 클럭 신호 및 데이터를 입력하고 상기 클럭 신호에 동기되어 상기 데이터와 상기 기준 전압을 비교 및 증폭하여 상기 데이터의 듀티 사이클을 최대 50%로 보정하는 데이터 수신기를 구비하고, 상기 기준 전압 발생기는 상기 데이터의 하이 레벨 전압과 로우 레벨 전압의 중간 전압을 발생하는 전압 분배기, 상기 전압 분배기의 출력 전압을 디지털 신호로 변환하는 아날로그-디지털 변환기, 및 상기 아날로그-디지털 변환기의 출력 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기를 구비함으로써 입력 데이터의 불완전한 듀티 사이클이 보정되어 램버스 디램 반도체 장치는 셋업 타임과 홀드 타임의 최대 마진을 가질 수 있다.

Description

입력 데이터의 듀티 사이클을 보정하는 램버스 디램 반도체 장치{Rambus DRAM semiconductor device for compensating duty cycle of input data}
본 발명은 반도체 장치에 관한 것으로서, 특히 입력 수신기를 구비하는 램버스 디램 반도체 장치에 관한 것이다.
최근의 메모리 집적 회로는 짧은 시간에 많은 데이터를 처리하기 위해 수백[㎒]의 높은 주파수에서 동작하고 클럭 신호의 두 변환점에서 데이터를 처리한다. 상기 동작을 수행하기 위해서는 외부로부터 입력되는 클럭 신호의 듀티 사이클(duty cycle)을 50%로 회복하는 회로가 사용되어야 하고, 상기 회로에서 출력되는 클럭 신호를 이용하여 데이터를 받아들여야 한다.
도 1은 종래의 램버스 디램 반도체 장치의 입력 수신기의 블록도이다. 도 1을 참조하면, 종래 기술에 따른 입력 수신기(101)는 클럭 신호(CLK)와 데이터(DB) 및 기준 전압(Vref)을 입력하고, 상기 데이터(DB)의 전압 레벨을 변환하여 출력한다. 외부로부터 램버스 디램 반도체 장치로 입력되는 데이터는 일반적으로 TTL(Transistor Transistor Logic) 레벨이고, 램버스 디램 반도체 장치의 내부에서 동작하는 신호들은 모두 CMOS(complementary Metal Oxide Semiconductor) 레벨이다. 따라서, 입력 수신기(101)는 입력 데이터(DB)와 기준 전압(Vref)의 차이를 증폭하여 데이터(DB)를 TTL 레벨에서 CMOS 레벨로 변환하여 출력한다. 클럭 신호(CLK)는 듀티 사이클이 보정된 신호이다.
데이터(DB)와 클럭 신호(CLK)의 듀티 사이클이 모두 50%일 때는 도 2a에 도시된 바와 같이, 데이터(DB)의 셋업 타임(set-up time)(ts)과 홀드 타임(hold time)(th)의 합은 50%이다. 이 때, 램버스 디램 반도체 장치는 셋업 타임(ts)과 홀드 타임(th)의 최대의 마진을 가질 수 있다. 하지만, 도 2에 도시된 바와 같이 데이터(DB)와 클럭 신호(CLK)의 듀티 사이클이 허용 범위인 40%로 되면 클럭 신호(CLK)는 램버스 디램 반도체 장치의 내부에서 50%로 회복되어 동작하나, 데이터(DB)는 그대로 입력 수신기(101)에 입력된다. 이런 경우에는 듀티 사이클이 40%로 줄어든 구간의 셋업 타임(ts)과 홀드 타임(th)은 50% 듀티 사이클을 갖는 데이터에 비해 감소된다. 데이터(DB)와 클럭 신호(CLK)의 듀티 사이클이 허용 범위인 60%로 되면, 셋업 타임(ts)과 홀드 타임(th)은 50% 듀티 사이클을 갖는 데이터에 비해 증가한다.
상술한 바와 같이, 데이터(DB)의 듀티 사이클이 50%보다 짧거나 길면 데이터(DB)의 한쪽 에지(edge)의 셋업 타임(ts)과 홀드 타임(th)이 감소하거나 증가되어 그 마진이 그만큼 감소한다.
본 발명이 이루고자하는 기술적 과제는 불완전한 듀티 사이클을 갖는 데이터의 듀티 사이클을 최대 50%로 보정하는 램버스 디램 반도체 장치를 제공하는 것이다.
도 1은 종래의 램버스(Rambus) 디램(DRAM) 반도체 장치의 입력 수신기의 블록도.
도 2a와 도 2b는 상기 도 1에 도시된 입력 수신기로 입력되는 데이터의 듀티 사이클이 각각 50%와 40%일 때를 도시한 도면들.
도 3은 본 발명에 따른 램버스 디램 반도체 장치의 입력 수신기의 블록도.
도 4는 상기 도 3에 도시된 전압 분배기의 회로도.
도 5는 상기 도 3에 도시된 입력 수신기의 회로도.
도 6a 및 도 6b는 상기 도 3에 도시된 입력 데이터의 듀티 사이클이 각각 40%와 60%일 때 출력 데이터의 듀티 사이클이 50%로 보정되는 방법을 설명하기 위한 신호들의 파형도.
상기 기술적 과제를 이루기 위하여 본 발명은,
데이터와 클럭 신호를 입력하는 램버스 디램 반도체 장치에 있어서, 상기 데이터를 입력하고 기준 전압을 발생하는 기준 전압 발생기, 및 상기 기준 전압과 클럭 신호 및 데이터를 입력하고 상기 클럭 신호에 동기되어 상기 데이터와 상기 기준 전압을 비교 및 증폭하여 상기 데이터의 듀티 사이클을 최대 50%로 보정하는 데이터 수신기를 구비하고, 상기 기준 전압 발생기는 상기 데이터의 하이 레벨 전압과 로우 레벨 전압의 중간 전압을 발생하는 전압 분배기, 상기 전압 분배기의 출력전압을 디지털 신호로 변환하는 아날로그-디지털 변환기, 및 상기 아날로그-디지털 변환기의 출력 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기를 구비하는 것을 특징으로 하는 램버스 디램 반도체 장치를 제공한다.
바람직하기는, 상기 기준 전압은 상기 데이터의 듀티 사이클이 50%보다 짧아지면 낮아지고 상기 데이터의 듀티 사이클이 50%보다 길어지면 높아진다.
바람직하기는 또한, 상기 기준 전압 발생기는 상기 디지털-아날로그 변환기의 출력 신호를 입력하여 상기 기준 전압을 발생하는 기준 전압 출력부를 더 구비한다.
상기 본 발명에 의하여 입력되는 데이터의 불완전한 듀티 사이클이 보정되어 램버스 디램 반도체 장치는 셋업 타임과 홀드 타임의 최대 마진을 가질 수 있다.
이하, 첨부된 도면들을 통하여 본 발명의 실시예들을 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 램버스 디램 반도체 장치의 입력 수신기의 블록도이다. 도 3을 참조하면, 본 발명에 따른 입력 수신기(301)는 램버스 디램 반도체 장치에 구비되며, 기준 전압 발생기(311)와 데이터 수신기(321)를 구비한다.
기준 전압 발생기(311)는 전압 분배기(331), 아날로그-디지탈 변환기(333), 디지털-아날로그 변환기(335) 및 기준 전압 출력부(339)를 구비한다. 전압 분배기(331)는 외부로부터 램버스 디램 반도체 장치로 입력되는 데이터(DB)를 받아서 데이터의 하이 레벨(high level) 전압과 로우(low) 레벨 전압의 중간 전압을 발생한다. 전압 분배기(331)는 도 4에 도시된 바와 같이 제1 저항(R1) 및 제2저항(R2)을 구비한다. 제1 저항(R1)과 제2 저항(R2)은 노드(N1)를 통해서 상호 연결된다. 제1 저항(R1)의 일단에 데이터(DB)의 하이 레벨 전압(DBh)이 인가되고, 제2 저항(R2)의 일단에 데이터(DB)의 로우 레벨 전압(DBl)이 인가된다. 그러면 노드(N1)에서 데이터(DB)의 하이 레벨 전압(DB1)과 로우 레벨 전압(DBl)의 중간 전압이 발생된다. 예컨대, 데이터(DB)의 하이 레벨 전압(DBh)이 3.3볼트이고 데이터(DB)의 로우 레벨 전압(DBl)이 0볼트라면 노드(N1)에서 발생되는 전압은 1.65볼트이다.
아날로그-디지털 변환기(335)는 전압 분배기(331)에서 발생되는 전압(V1)을 샘플링 및 양자화하여 디지털 신호로써 출력한다. 디지털-아날로그 변환기(337)는 상기 아날로그-디지털 변환기(335)로부터 출력되는 디지털 신호를 아날로그 신호로 변환하여 출력한다. 기준 전압 출력부(339)는 디지털-아날로그 변환기(337)로부터 출력되는 아날로그 신호를 입력하고, 데이터 수신기(321)에서 필요한 기준 전압(Vref_new)을 발생한다. 아날로그-디지털 변환기(333), 디지털-아날로그 변환기(335) 및 기준 전압 출력부(339)는 통상적으로 사용되는 회로를 이용하여 구성하며, 기준 전압 출력부(339)는 구조에 따라 사용하지 않을 수도 있다.
이와 같이 기준 전압 발생기(311)는 데이터(DB)가 비대칭일 경우, 기준 전압(Vref_new)의 크기를 변화시켜서 즉, 데이터(DB)의 듀티 사이클을 최대 50%로 보정하여서 데이터(DB)의 셋업 타임 및 홀드 타임의 마진(margin)을 크게 한다. 예컨대, 도 6a에 도시된 바와 같이 데이터(DB)의 듀티 사이클이 40%일 때는 기준 전압 발생기(311)는 기준 전압(Vref_new)을 소정 전압(DB)보다 낮추어서데이터(DB)의 듀티 사이클을 50%로 올려주고, 도 6b에 도시된 바와 같이 데이터(DB)의 듀티 사이클이 60%일 때는 기준 전압(Vref_new)을 소정 전압(DB)보다 높여서 데이터(DB)의 듀티 사이클을 50%로 낮춰준다. 따라서, 데이터 수신기(321)로 입력되는 데이터(DB)의 듀티 사이클은 50%로 유지된다. 이 때, 소정 전압(DB)은 데이터(DB)의 듀티 사이클이 50%일 때 데이터(DB)의 하이 레벨 전압(DBh)과 로우 레벨 전압(DBl)의 중간 전압이다.
도 5는 상기 도 3에 도시된 데이터 수신기(321)의 회로도이다. 도 5를 참조하면, 데이터 수신기(321)는 레벨 변환기(Level Shifter)(520), 주 증폭기(522), 캐패시턴스 고정 회로(524) 및 스태틱 셀(static cell)(526)을 구비한다.
레벨 변환기(520)는 작은 스윙(swing) 폭을 가지는 입력 데이터(DB)를 받아들이고, 기준 전압(Vref_new)과 비교하여 CMOS 레벨의 입력신호들(IN1, IN2)을 출력한다. 상기 입력 신호들(IN1, IN2)은 상보적인 값을 가진다. 레벨 변환기(520)는 전형적인 차동비교기 형태로 되어 있다. 트랜지스터(Q5)는 차동비교기의 능동부하로서 동작하여, 일정한 크기의 전류가 차동비교기에 흐르도록 한다. 입력 데이터(DB)가 기준 전압(Vref_new)보다 클 때에는, 트랜지스터(Q3)에 흐르는 전류가 트랜지스터(Q4)에 흐르는 전류보다 크다. 따라서, 입력신호(IN1)가 입력신호(IN2)보다 작게 된다. 한편, 입력 데이터(DB)가 기준 전압(Vref_new)보다 작을 때에는, 트랜지스터(Q3)에 흐르는 전류가 트랜지스터(Q4)에 흐르는 전류보다 작다. 이에 따라, 입력신호(IN1)가 입력신호(IN2)보다 크게 된다.
주 증폭기(522)는 클럭 신호(CLK)의 상승 에지에서 상기 레벨 변환기(520)로부터의 입력신호들(IN1, IN2)을 받아들이고, 받아들여진 신호들을 증폭하여 증폭된 신호들(OUT1, OUT2)을 출력한다. 주 증폭기(522)는 클럭 신호(CLK)에 동기되어 동작하는 차동증폭기 구조를 갖는다. 클럭 신호(CLK)가 "로우(low)" 레벨에 있을 때, 트랜지스터들(Q6-Q12)이 모두 턴온(turn-on)되어 신호들(OUT1, OUT2)을 "하이(high)" 레벨로 프리차지(Precharge)시킨다. 클럭 신호(CLK)가 "하이" 레벨에 천이될 때, 트랜지스터들(Q15, Q16)이 턴온된다. 그리고, 입력신호들(IN1, IN2)의 상태에 따라 트랜지스터들(Q13, Q14) 중 어느 하나가 턴온된다. 이에 따라 트랜지스터들(Q11, Q12) 중 어느 하나의 드레인 전압이 풀다운(Pull-down)되어, 증폭된 신호들(OUT1, OUT2)의 논리 레벨이 달라지게 된다.
예를 들어, 만약 입력신호(IN1)가 입력신호(IN2)보다 크다고 가정해보자. 이때 트랜지스터(Q13)가 트랜지스터(Q14)보다 빨리 턴온되고, 이에 따라 트랜지스터(Q11)의 드레인 전압이 트랜지스터(Q12)의 드레인 전압보다 빨리 풀다운된다. 그리고 트랜지스터들(Q8-Q10)의 작용에 의해 트랜지스터들(Q11, Q12)의 드레인에서의 전압 레벨들은 안정화된다. 트랜지스터들(Q11, Q12)의 드레인 전압 레벨은 증폭된 신호들(OUT1, OUT2)로서 출력된다. 입력 데이터(DB)가 "로우" 레벨일 때, 신호들(OUT1, OUT2)은 각각 "로우" 및 "하이" 레벨을 가진다. 또한 입력 데이터(DB)가 "하이" 레벨일 때, 신호들(OUT1, OUT2)은 각각 "하이" 및 "로우" 레벨을 가진다.
캐패시턴스 고정화 회로(524)는 스태틱 셀(526)을 상기 주 증폭기(522)의 출력단에 안정되게 정합시키기 위한 것이다. 캐패시턴스 고정화 회로(524)는 인버터들(I1,I2)을 포함한다. 인버터(I1)는 신호(OUT1)를 반전하여 출력하고, 인버터(I2)는 신호(OUT2)를 반전하여 출력한다.
스태틱 셀(526)은 상기 주 증폭기(522)에 의해 증폭된 신호들(OUT1, OUT2)의 논리 상태를 저장하고, 저장된 신호들을 출력하게 된다. 스태틱 셀(526)은 상기 주 증폭기(522)로부터 신호들(OUT1, OUT2)을 받아들이고, 받아들여진 신호들을 저장하며, 저장된 신호들을 출력 데이터(DO,)로써 출력한다. 신호들(OUT1, OUT2)이 "하이" 레벨로 프리차지되어 있을 때, 트랜지스터들(Q17-Q20)은 모두 턴오프(turn-off) 상태에 있게 된다. 클럭 신호(CLK)가 "하이" 레벨로 천이된 후 신호들(OUT1, OUT2) 중 어느 하나가 "로우"로 변하게 되면, 이에 따라 트랜지스터들(Q17, Q18) 중 어느 하나와 트랜지스터들(Q19, Q20) 중 어느 하나가 턴온되어 데이터가 트랜지스터들(Q21-Q24)로 구성된 메모리 셀에 저장된다. 스태틱 셀(526)의 출력 데이터(DO)는 입력 데이터(DB)와 상반된 논리 레벨을 가진다.
스태틱 셀(526)의 출력 데이터(DO)는 도시되지 않은 반전기에 의해 반전되어 후단의 회로에 공급된다. 만약 상기 입력 데이터(DB)가 실제 데이터라면 스태틱 셀(526)의 출력 데이터(DO)는 어드레스 경로에 의해 지정되는 메모리 셀에 저장되고, 입력 데이터(DB)가 제어 신호인 경우에는 출력 데이터(DO)는 이러한 제어 신호가 필요한 회로에 공급된다.
이와 같이, 본 발명의 램버스 디램 반도체 장치는 외부로부터 입력되는 데이터(DB)의 듀티 사이클이 50%보다 길거나 짧으면 상기 데이터(DB)의 듀티 사이클을 최대한 50%로 보정하므로써 데이터(DB)의 셋업 타임(ts)과 홀드 타임(th)의 마진을최대로 가질 수 있다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 외부로부터 입력되는 데이터(DB)의 듀티 사이클이 50%보다 길거나 짧을 경우에 기준 전압 발생기(311)가 기준 전압(Vref_new)의 레벨을 변경하여 데이터(DB)의 듀티 사이클을 최대 50%로 보정해주기 때문에 출력되는 데이터(DB)의 셋업 타임(ts)과 홀드 타임(th)의 마진이 최대로 보장된다.

Claims (3)

  1. 데이터와 클럭 신호를 입력하는 램버스 디램 반도체 장치에 있어서,
    상기 데이터를 입력하고 기준 전압을 발생하는 기준 전압 발생기; 및
    상기 기준 전압과 클럭 신호 및 데이터를 입력하고 상기 클럭 신호에 동기되어 상기 데이터와 상기 기준 전압을 비교 및 증폭하여 상기 데이터의 듀티 사이클을 최대 50%로 보정하는 데이터 수신기를 구비하고,
    상기 기준 전압 발생기는
    상기 데이터의 하이 레벨 전압과 로우 레벨 전압의 중간 전압을 발생하는 전압 분배기;
    상기 전압 분배기의 출력 전압을 디지털 신호로 변환하는 아날로그-디지털 변환기; 및
    상기 아날로그-디지털 변환기의 출력 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기를 구비하는 것을 특징으로 하는 램버스 디램 반도체 장치.
  2. 제1항에 있어서, 상기 기준 전압은 상기 데이터의 듀티 사이클이 50%보다 짧아지면 낮아지고 상기 데이터의 듀티 사이클이 50%보다 길어지면 높아지는 것을 특징으로 하는 램비스 디램 반도체 장치.
  3. 제1항에 있어서, 상기 기준 전압 발생기는 상기 디지털-아날로그 변환기의 출력 신호를 입력하여 상기 기준 전압을 발생하는 기준 전압 출력부를 더 구비하는 것을 특징으로 하는 램비스 디램 반도체 장치.
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Publication number Priority date Publication date Assignee Title
KR100859832B1 (ko) * 2006-09-21 2008-09-23 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전위 모니터 장치 및 모니터방법
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US8169258B2 (en) 2009-06-29 2012-05-01 Hynix Semiconductor Inc. Semiconductor integrated circuit

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