JP2011041140A

JP2011041140A - データ受信回路

Info

Publication number: JP2011041140A
Application number: JP2009188569A
Authority: JP
Inventors: Noriaki Takeda; 憲明武田
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2009-08-17
Filing date: 2009-08-17
Publication date: 2011-02-24
Also published as: WO2011021357A1

Abstract

【課題】データ信号の立ち上がりエッジと立ち下がりエッジとの間の定常的な遅延の差を小さくする。
【解決手段】データ受信回路であって、データを伝送するデータ信号を増幅して出力する増幅回路と、第１の制御信号に従って前記増幅回路の出力を遅延させ、第１の遅延データ信号として出力する第１の遅延回路と、第２の制御信号に従って前記増幅回路の出力を遅延させ、第２の遅延データ信号として出力する第２の遅延回路とを有する。
【選択図】図１

Description

本明細書で開示される技術は、メモリ等から読み出されたデータを受信する回路に関する。

ＤＤＲＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random-Access Memory）等から出力されたデータ信号では、例えば、立ち上がりエッジと立ち下がりエッジとの間の期間に１ビットが割り当てられており、その期間の信号レベルの遷移によってデータが表現される。メモリコントローラは、このようなデータ信号のレベルの判定を、ストローブ信号の立ち上がりエッジ及び立ち下がりエッジのタイミングで行う。正確に判定を行うためには、ストローブ信号のエッジのタイミングが、データ信号のレベルが一定である期間内にあるように、データ信号及びストローブ信号の位相を調整することが必要となる。

特許文献１には、このような調整を行う技術の例として、メモリから同位相で送られてきたデータ信号ＤＱ及びストローブ信号ＤＱＳのうち、ストローブ信号ＤＱＳの位相のみを９０°遅らせる装置が記載されている。

特開２００７−１０９２０３号公報

デジタルテレビジョンやデジタルビデオレコーダでは、高画質な動画を処理するために、大容量のデータを限られた時間内に高速に伝送することが求められている。データ信号やストローブ信号の遷移タイミングの誤差は、各ビットについてのデータ判定が可能である期間を狭める。伝送速度が速くなると１ビットあたりの時間が減少するので、このようなタイミングの誤差が、データ判定が可能である期間に対して無視できない大きさになってきている。

データ信号の立ち上がりエッジと立ち下がりエッジとの間に定常的な遅延の差が存在すると、レベルが“Ｈ”（高電位）及び“Ｌ”（低電位）の期間のうちの一方が短くなる。短い方の期間においてもデータ判定を行う必要があるので、このような遅延差があると、高速なデータ伝送や正確なデータ判定を行うことが困難になる。

本発明は、データ信号の立ち上がりエッジと立ち下がりエッジとの間の定常的な遅延の差を小さくすることを目的とする。

本発明の実施形態によるデータ受信回路は、データを伝送するデータ信号を増幅して出力する増幅回路と、第１の制御信号に従って前記増幅回路の出力を遅延させ、第１の遅延データ信号として出力する第１の遅延回路と、第２の制御信号に従って前記増幅回路の出力を遅延させ、第２の遅延データ信号として出力する第２の遅延回路とを有する。

これによると、第１及び第２の遅延回路を有するので、データ信号の立ち上がりエッジのタイミングと立ち下がりエッジのタイミングとを独立して制御することができる。したがって、データ信号の立ち上がりエッジと立ち下がりエッジとの間の定常的な遅延の差を小さくすることが可能となる。

本発明の実施形態によれば、データ信号の立ち上がりエッジのタイミングと立ち下がりエッジのタイミングとを独立して制御することができるので、データ信号の立ち上がりエッジと立ち下がりエッジとの間の定常的な遅延の差を小さくすることができる。データ信号のアイパターンにおけるアイ幅を十分に確保できるので、データ信号に対する正確なデータ判定が可能となる。

本発明の実施形態に係るデータ受信回路の構成例を示すブロック図である。データ信号が入力される図１のコンパレータの構成例を示す回路図である。差動データストローブ信号が入力される図１のコンパレータの構成例を示す回路図である。図１の遅延回路の構成例を示すブロック図である。データ信号のエッジのタイミングが理想的な場合における、図１のデータ受信回路の各部の信号波形を示すタイミングチャートである。データ信号の立ち下がりエッジのタイミングが図５より早い場合における、図１のデータ受信回路の各部の信号波形例を示すタイミングチャートである。

以下、本発明の実施形態を、図面を参照しながら説明する。図面において同じ参照番号で示された構成要素は、同一の又は類似の構成要素である。

図１は、本発明の実施形態に係るデータ受信回路の構成例を示すブロック図である。図１のデータ受信回路１００は、増幅回路としてのコンパレータ１２，１８と、インバータ１４と、遅延回路２１，２２，２３，２４と、Ｄフリップフロップ（以下ではＤ−ＦＦと称する）３２，４２，４４とを有している。Ｄ−ＦＦ３２はデータ信号再生回路として動作し、Ｄ−ＦＦ４２，４４はそれぞれデータ判定器として動作する。データ受信回路１００は、例えばＤＤＲＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random-Access Memory）のコントローラ回路に用いられる。

メモリ２は、データを伝送するデータ信号ＤＱと、データストローブ信号ＤＱＳ，ＤＱＳＢとを出力する。メモリ２は、例えばＤＤＲＳＤＲＡＭである。データストローブ信号ＤＱＳは、“Ｈ”及び“Ｌ”の間で周期的にレベルが遷移する。データストローブ信号ＤＱＳＢは、データストローブ信号ＤＱＳの逆位相の信号であり、データストローブ信号ＤＱＳ及びＤＱＳＢは、差動データストローブ信号を構成する。

コンパレータ１２は、振幅が所定の大きさになるように、データ信号ＤＱを増幅して出力する。具体的には、コンパレータ１２は、データ信号ＤＱの電圧を基準電圧ＶＲＥＦと比較し、データ信号ＤＱが基準電圧ＶＲＥＦより高い場合には“Ｈ”を、低い場合には“Ｌ”を、データ信号ＲＯＱとして出力する。インバータ１４は、コンパレータ１２から出力されたデータ信号ＲＯＱを反転させ、データ信号ＲＯＱＢとして出力する。したがって、データ信号ＤＱが持つ立ち上がりエッジのタイミングが信号ＲＯＱの立ち上がりエッジとして、データ信号ＤＱが持つ立ち下がりエッジのタイミングが信号ＲＯＱＢの立ち上がりエッジとして伝送される。

コンパレータ１８は、振幅が所定の大きさになるように、差動データストローブ信号ＤＱＳ，ＤＱＳＢを増幅して出力する。すなわち、レシーバ回路１８は、データストローブ信号ＤＱＳ，ＤＱＳＢのうち、電位が高い方を“Ｈ”レベル、低い方を“Ｌ”レベルにして出力する。コンパレータ１８は、データストローブ信号ＤＱＳ，ＤＱＳＢにそれぞれ対応する正相のデータストローブ信号ＲＯＳ及び逆相のデータストローブ信号ＲＯＳＢを出力する。これにより、データストローブ信号ＤＱＳの立ち上がりエッジのタイミングが信号ＲＯＳの立ち上がりエッジのタイミングとして、データストローブ信号ＤＱＳの立ち下がりエッジのタイミングが信号ＲＯＳＢの立ち上がりエッジのタイミングとして伝送される。

遅延回路２１は、制御信号ＣＴＬ１に従ってデータ信号ＲＯＱを遅延させ、得られた信号を遅延データ信号ＤＤＱとしてＤ−ＦＦ３２に出力する。遅延回路２２は、制御信号ＣＴＬ２に従ってデータ信号ＲＯＱＢを遅延させ、得られた信号を遅延データ信号ＤＤＱＢとしてＤ−ＦＦ３２に出力する。遅延回路２３は、制御信号ＣＴＬ３に従ってデータストローブ信号ＲＯＳを遅延させ、得られた信号を遅延データストローブ信号ＤＤＳとしてＤ−ＦＦ４２に出力する。遅延回路２４は、制御信号ＣＴＬ４に従ってデータストローブ信号ＲＯＳＢを遅延させ、得られた信号を遅延データストローブ信号ＤＤＳＢとしてＤ−ＦＦ４４に出力する。遅延データ信号ＤＤＱ，ＤＤＱＢ及び遅延データストローブ信号ＤＤＳ，ＤＤＳＢの立ち上がりエッジは、いずれもアクティブエッジである。制御信号ＣＴＬ１〜ＣＴＬ４は、データ受信回路１００の外部にあるＣＰＵ等から入力される。

図２は、データ信号ＤＱが入力される図１のコンパレータ１２の構成例を示す回路図である。コンパレータ１２は、差動アンプ５０と、インバータ５８，５９とを有している。差動アンプ５０は、ＰＭＯＳ（p-channel Metal Oxide Semiconductor）トランジスタ５１，５２と、ＮＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタ５３，５４と、電流源５５とを有している。

ＰＭＯＳトランジスタ５１のソースには電源電圧ＶＤＤが与えられ、そのゲート及びドレインはノードＮ５１に接続されている。ＰＭＯＳトランジスタ５２のソースには電源電圧ＶＤＤが与えられ、そのゲート及びドレインはノードＮ５１，Ｎ５２にそれぞれ接続されている。ＮＭＯＳトランジスタ５３のソース及びドレインはノードＮ５４，Ｎ５１にそれぞれ接続され、そのゲートにはデータ信号ＤＱが入力されている。ＮＭＯＳトランジスタ５４のソース及びドレインはノードＮ５４，Ｎ５２にそれぞれ接続され、そのゲートには基準電圧ＶＲＥＦが入力されている。電流源５５は、ノードＮ５４とグラウンドＧＮＤとの間に接続されている。

差動アンプ５０は、ＳＤＲＡＭ２から出力されたデータ信号ＤＱを基準電圧ＶＲＥＦと比較し、データ信号ＤＱの電位が基準電圧ＶＲＥＦより高い場合にはノードＮ５２の電位として“Ｈ”を出力し、その他の場合は“Ｌ”を出力する。インバータ５８は、ノードＮ５２の電位を反転して出力し、インバータ５９は、インバータ５８の出力を更に反転してデータ信号ＲＯＱとして出力する。したがって、ノードＮ５２の論理レベルがデータ信号ＲＯＱとして出力される。

図３は、差動データストローブ信号ＤＱＳ，ＤＱＳＢが入力される図１のコンパレータ１８の構成例を示す回路図である。コンパレータ１８は、差動アンプ６０と、インバータ６８，６９とを有している。差動アンプ６０は、ＰＭＯＳトランジスタ６１，６２と、ＮＭＯＳトランジスタ６３，６４と、電流源６５とを有している。

ＰＭＯＳトランジスタ６１のソースには電源電圧ＶＤＤが与えられ、そのゲート及びドレインはノードＮ６１に接続されている。ＰＭＯＳトランジスタ６２のソースには電源電圧ＶＤＤが与えられ、そのゲート及びドレインはノードＮ６１，Ｎ６２にそれぞれ接続されている。ＮＭＯＳトランジスタ６３のソース及びドレインはノードＮ６４，Ｎ６１にそれぞれ接続され、そのゲートにはデータストローブ信号ＤＱＳが入力されている。ＮＭＯＳトランジスタ６４のソース及びドレインはノードＮ６４，Ｎ６２にそれぞれ接続され、そのゲートにはデータストローブ信号ＤＱＳＢが入力されている。電流源６５は、ノードＮ６４とグラウンドＧＮＤとの間に接続されている。

差動アンプ６０は、ＳＤＲＡＭ２から出力されたデータストローブ信号ＤＱＳをデータストローブ信号ＤＱＳＢと比較し、データストローブ信号ＤＱＳの電位がデータストローブ信号ＤＱＳＢより高い場合にはノードＮ６２の電位として“Ｈ”を出力し、その他の場合は“Ｌ”を出力する。インバータ６８は、ノードＮ６２の電位を反転してデータストローブ信号ＲＯＳＢとして出力する。インバータ６９は、インバータ６８の出力を更に反転してデータストローブ信号ＲＯＳとして出力する。したがって、ノードＮ６２の論理レベルがデータストローブ信号ＲＯＳとして出力される。

図４は、図１の遅延回路２１の構成例を示すブロック図である。遅延回路２１は、Ｎ（Ｎは自然数）個の遅延セル７２＿１，７２＿２，…，７２＿Ｎと、スイッチ７４＿０，７４＿１，７４＿２，…，７４＿Ｎと、デコーダ７６＿０，７６＿１，７６＿２，…，７６＿Ｎとを有している。

遅延セル７２＿１〜７２＿Ｎは、それぞれ、インバータＩＮＮ及びＩＮＰを有しており、入力された信号に遅延を与えて出力する。端子ＣＴＬに入力される制御信号ＣＴＬ１に従って、デコーダ７６＿０〜７６＿Ｎのうちの１つの出力のみがアクティブになり、スイッチ７４＿０〜７４＿Ｎのうち、この出力を受け取るスイッチのみがオンになる。すなわち、遅延回路２１は、端子ＩＮに入力されたデータ信号ＲＯＱに、制御信号ＣＴＬ１に応じた遅延を与えて端子ＯＵＴから出力する。遅延回路２２〜２４も、遅延回路２１と同様に構成されている。

遅延回路２１及び２２は、遅延データ信号ＤＤＱのアクティブエッジ（立ち上がりエッジ）から遅延データ信号ＤＤＱＢのアクティブエッジ（立ち上がりエッジ）までの期間の最小値と、遅延データ信号ＤＤＱＢのアクティブエッジから遅延データ信号ＤＤＱのアクティブエッジまでの期間の最小値とが等しくなるように、データ信号ＲＯＱ又はＲＯＱＢを遅延させる。

例えば、電源オン時に、データ受信回路１００の外部のＣＰＵ等が、制御信号ＣＴＬ１，ＣＴＬ２によって、遅延回路２１，２２の一方又は両方の遅延を最小値から最大値まで変化させ、正常なデータが出力されるような制御信号ＣＴＬ１，ＣＴＬ２の値を求める。このとき、マージンができるだけ大きくなるようにすると、遅延データ信号ＤＤＱのアクティブエッジから遅延データ信号ＤＤＱＢのアクティブエッジまでの期間の最小値と、遅延データ信号ＤＤＱＢのアクティブエッジから遅延データ信号ＤＤＱのアクティブエッジまでの期間の最小値とが等しくなるように、制御信号ＣＴＬ１，ＣＴＬ２の最適値を求めることができる。

データ受信回路１００の製造後の検査時に、同様にして制御信号ＣＴＬ１，ＣＴＬ２の最適値を求め、求められた制御信号ＣＴＬ１，ＣＴＬ２を使い続けるようにしてもよい。

Ｄ−ＦＦ３２の入力端子Ｄ、クロック端子、及びリセット端子Ｒには、電源電圧ＶＤＤ、遅延データ信号ＤＤＱ，ＤＤＱＢがそれぞれ与えられている。Ｄ−ＦＦ３２は、これらの信号に従って、遅延データ信号ＤＤＱに基づく立ち上がりエッジ及び遅延データ信号ＤＤＱＢに基づく立ち下がりエッジを有する再生データ信号ＣＤＱを生成して、出力端子Ｑから出力する。

具体的には、遅延データ信号ＤＤＱの立ち上がりエッジにおいて、Ｄ−ＦＦ３２は、再生データ信号ＣＤＱを“Ｌ”から“Ｈ”に遷移させる。遅延データ信号ＤＤＱＢの立ち上がりエッジにおいて、Ｄ−ＦＦ３２は、再生データ信号ＣＤＱを“Ｈ”から“Ｌ”に遷移させる。すなわち、Ｄ−ＦＦ３２は、遅延データ信号ＤＤＱ，ＤＤＱＢを合成して、これらの２信号の立ち上がりエッジを示す再生データ信号ＣＤＱを生成し、出力する。

再生データ信号ＣＤＱの立ち上がりエッジのタイミングは、データ信号ＤＱの立ち上がりエッジのタイミングを遅延回路２１で遅延させたタイミングとなる。また、再生データ信号ＣＤＱの立ち下がりエッジのタイミングは、データ信号ＤＱの立ち下がりエッジのタイミングを遅延回路２２で遅延させたタイミングとなる。すなわち、図１のデータ受信回路によると、データ信号ＤＱの立ち上がりエッジ及び立ち下がりエッジのタイミングを独立して遅延させることが可能となる。

図５は、データ信号ＤＱのエッジのタイミングが理想的な場合における、図１のデータ受信回路１００の各部の信号波形を示すタイミングチャートである。図５のように、データ信号ＤＱの立ち上がりエッジ及び立ち下がりエッジのタイミングが理想的なタイミングである場合には、例えば、データ受信回路１００の外部のＣＰＵは、遅延回路２１及び２２によって与えられる遅延量がほぼ等しくなるように、制御信号ＣＴＬ１，ＣＴＬ２を生成して遅延回路２１及び２２に出力する。

また、ＣＰＵは、遅延回路２３及び２４によって与えられる遅延量が、遅延回路２１の遅延量に位相差９０°に相当する遅延を付加した遅延量になるように、制御信号ＣＴＬ３，ＣＴＬ４を生成して遅延回路２３及び２４に出力する。ここで、位相差９０°は、データストローブ信号ＤＱＳの１／４周期に相当する。すると、再生データ信号ＣＤＱのレベルが一定である期間の中央に遅延データストローブ信号ＤＤＳ，ＤＤＳＢのエッジのタイミングが設定される。

Ｄ−ＦＦ４２の入力端子Ｄ及びクロック端子には、再生データ信号ＣＤＱ及び遅延データストローブ信号ＤＤＳがそれぞれ与えられている。Ｄ−ＦＦ４４の入力端子Ｄ及びクロック端子には、再生データ信号ＣＤＱ及び遅延データストローブ信号ＤＤＳＢがそれぞれ与えられている。Ｄ−ＦＦ４２，４４は、データストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下がりエッジに従って行うべきデータ判定をそれぞれ行う。

具体的には、Ｄ−ＦＦ４２は、データストローブ信号ＤＱＳが９０°遅延させられた遅延データストローブ信号ＤＤＳの立ち上がりエッジで再生データ信号ＣＤＱの値を判定し、判定値ＦＩＲを出力する。Ｄ−ＦＦ４４は、データストローブ信号ＤＱＳＢが９０°遅延させられた遅延データストローブ信号ＤＤＳＢの立ち上がりエッジで再生データ信号ＣＤＱの値を判定し、判定値ＦＩＦを出力する。再生データ信号ＣＤＱのレベルが一定の期間の中央で値の判定が行われるので、正確に値の判定を行うことができる。

図６は、データ信号ＤＱの立ち下がりエッジのタイミングが図５より早い場合における、図１のデータ受信回路１００の各部の信号波形例を示すタイミングチャートである。図５に示された理想的な場合と比較して、図６ではデータ信号ＤＱの立ち下がりのタイミングが早いので、コンパレータ１２から出力されるデータ信号ＲＯＱの“Ｈ”期間が短い。このままではデータ信号ＲＯＱのアイパターンにおけるアイ幅が狭いので、データ判定時のセットアップマージン／ホールドマージンが狭いことがわかる。

図６の場合には、遅延回路２２が、データ信号ＤＱの立ち下がりエッジに対応する立ち上がりエッジを有する遅延データ信号ＤＤＱＢを時間ｔｄだけ余分に遅延させる。その他の点については、図１のデータ受信回路１００の動作は図５の場合と同様である。

これにより、Ｄ−ＦＦ３２から出力される再生データ信号ＣＤＱは、図５の場合と同じになる。このように、データ信号ＤＱの立ち上がりエッジのタイミングと立ち下がりエッジのタイミングとを、遅延回路２１及び２２が独立に制御するので、図１のデータ受信回路によると、データ信号の立ち上がりエッジと立ち下がりエッジとの間の定常的な遅延の差を小さくすることができる。再生データ信号ＣＤＱのアイパターンにおけるアイ幅を十分に確保できるので、データ信号に対する正確なデータ判定が可能となる。

遅延回路２１〜２４は、信号を経由させる遅延セル７２＿１〜７２＿Ｎの数によって、遅延時間を簡単に調整することができる。このため、信号のスルーレートの絶対値を小さくしてエッジのタイミングを補正する場合に比べると、遅延回路２１〜２４は、その補正範囲が広く、スルーレートの絶対値を小さくする場合に生じるジッタの発生を防ぐことができる。

また、遅延回路２３，２４が、データストローブ信号ＤＱＳ，ＤＱＳＢのそれぞれの立ち上がりエッジのタイミングを独立して補正するので、データ判定時におけるセットアップマージン／ホールドマージンを確保することがより確実に可能となる。

図６を参照して、データ信号ＤＱの立ち下がりエッジが理想より早い場合を例として説明したが、立ち下がりエッジが理想より遅い場合には遅延回路２２の遅延を小さくすればよい。データ信号ＤＱの立ち上がりエッジが理想より早い場合には遅延回路２１の遅延を大きくし、遅い場合には遅延回路２１の遅延を小さくすればよい。遅延回路２１によるデータ信号ＤＱの立ち上がりエッジのタイミング補正と、遅延回路２２によるデータ信号ＤＱの立ち下がりエッジのタイミング補正とを同時に行うようにしてもよい。

本実施形態では、データ信号ＤＱの立ち上がりエッジのタイミングをデータストローブ信号ＲＯＳの立ち上がりエッジのタイミングに対応させる場合について説明したが、信号ＲＯＳの立ち下がりエッジのタイミングに対応させるようにしてもよい。同様に、データ信号ＤＱの立ち下がりエッジのタイミングを遅延データストローブ信号ＲＯＳＢの立ち上がりエッジのタイミングに対応させる場合について説明したが、信号ＲＯＳＢの立ち下がりエッジのタイミングに対応させるようにしてもよい。

遅延データ信号ＤＤＱ，ＤＤＱＢ及び遅延データストローブ信号ＤＤＳ，ＤＤＳＢの立ち上がりエッジがアクティブエッジであるとして説明したが、これらの信号のいずれかの立ち下がりエッジがアクティブエッジであるとしてもよい。この場合には、Ｄ−ＦＦ３２，４２，４４が、アクティブエッジに従って動作するようにすればよい。

Ｄ−ＦＦ３２は、遅延データ信号ＤＤＱに基づく立ち下がりエッジ及び遅延データ信号ＤＤＱＢに基づく立ち上がりエッジを有する再生データ信号ＣＤＱを生成して、出力端子Ｑから出力してもよい。

図１のコンパレータ１２は、データ信号ＤＱを、論理レベル“Ｈ”又は“Ｌ”まで増幅して出力する回路であれば、どのような構成であってもよい。図１のコンパレータ１８は、データストローブ信号ＤＱＳ及びＤＱＳＢを、論理レベル“Ｈ”及び“Ｌ”まで増幅して出力する回路であれば、どのような構成であってもよい。

本発明の多くの特徴及び優位性は、記載された説明から明らかであり、よって添付の特許請求の範囲によって、本発明のそのような特徴及び優位性の全てをカバーすることが意図される。更に、多くの変更及び改変が当業者には容易に可能であるので、本発明は、図示され記載されたものと全く同じ構成及び動作に限定されるべきではない。したがって、全ての適切な改変物及び等価物は本発明の範囲に入るものとされる。

以上説明したように、本発明の実施形態によると、正確なデータ判定が可能となるので、本発明は、データ受信回路等について有用である。

１２，１８コンパレータ（増幅回路）
２１，２２，２３，２４遅延回路
３２Ｄフリップフロップ（データ信号再生回路）
４２，４４Ｄフリップフロップ（データ判定器）

Claims

データを伝送するデータ信号を増幅して出力する増幅回路と、
第１の制御信号に従って前記増幅回路の出力を遅延させ、第１の遅延データ信号として出力する第１の遅延回路と、
第２の制御信号に従って前記増幅回路の出力を遅延させ、第２の遅延データ信号として出力する第２の遅延回路とを備える
データ受信回路。
請求項１に記載のデータ受信回路において、
前記第１及び第２の遅延回路は、前記第１の遅延データ信号のアクティブエッジから前記第２の遅延データ信号のアクティブエッジまでの期間の最小値と、前記第２の遅延データ信号のアクティブエッジから前記第１の遅延データ信号のアクティブエッジまでの期間の最小値とが等しくなるように、前記増幅回路の出力を遅延させる
データ受信回路。
請求項１に記載のデータ受信回路において、
前記第１の遅延データ信号に基づく立ち上がりエッジ及び前記第２の遅延データ信号に基づく立ち下がりエッジを有する再生データ信号を生成して出力するデータ信号再生回路を更に備える
データ受信回路。
請求項３に記載のデータ受信回路において、
周期的にレベルが遷移するデータストローブ信号に従って前記再生データ信号の値を判定して出力するデータ判定器を更に備える
データ受信回路。