JP2009049994A - 半導体メモリ装置のクロック生成回路 - Google Patents
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Abstract
【課題】本発明は、P.V.T変化及び伝送距離により、立ち上りクロック及び立ち下りクロックの遷移タイミングがずれることを防止できる半導体メモリ装置のクロック生成回路を提供する。
【解決手段】本発明は、クロックを遅延させて遅延クロックを生成し、前記クロックを反転させて反転クロックを生成する位相スプリッタと、遅延クロック及び反転クロックをバッファリングして、立ち上りクロック及び立ち下りクロックとして出力するクロックバッファを含む。
【選択図】図3
【解決手段】本発明は、クロックを遅延させて遅延クロックを生成し、前記クロックを反転させて反転クロックを生成する位相スプリッタと、遅延クロック及び反転クロックをバッファリングして、立ち上りクロック及び立ち下りクロックとして出力するクロックバッファを含む。
【選択図】図3
Description
本発明は、半導体メモリ装置に関し、特に、クロックを生成する半導体メモリ装置のクロック生成回路に関する。
一般に、DDRタイプのDRAMでは、立ち上りクロック及び立ち下りクロックを用いてデータの入出力を行う(例えば、特許文献1)。
通常、立ち上りクロック及び立ち下りクロックを生成するクロック生成回路1は、図1に示すように、第1〜第3のインバータ(IV1〜IV3)及び遅延器(delay)を含む。
通常、立ち上りクロック及び立ち下りクロックを生成するクロック生成回路1は、図1に示すように、第1〜第3のインバータ(IV1〜IV3)及び遅延器(delay)を含む。
一般のクロック生成回路1は、クロック(CLK)を第1のインバータ(IV1)及び第2のインバータ(IV2)を経由するようにして、立ち上りクロック(RCLK)を生成する。クロック生成回路1は、遅延器(delay)及び第3のインバータ(IV3)を経由するようにして、立ち下りクロック(FCLK)を生成する。このとき、遅延器(delay)は、立ち上りクロック(RCLK)及び立ち下りクロック(FCLK)の遷移タイミングを合わせるために存在する。
図1のように構成されたクロック生成回路は、P.V.T(process、voltage、temperature)変化に脆弱である。すなわち、 P.V.T変化により立ち上りクロック(RCLK)及び立ち下りクロック(FCLK)の位相差の変化が激しくなるため、高速動作を要するDRAMには適用し難い。
一般に、クロック生成回路は、図2に示すように、立ち上りクロック(RCLK)及び立ち下りクロック(FCLK)を複数の内部回路に出力する。
クロック生成回路1により生成された立ち上りクロック(FCLK)及び立ち下りクロック(FCLK)が内部回路2、3、4、5に到達する場合、その伝送ラインが長くなるほど、両クロック間の遷移タイミングがずれ易くなるという問題点が発生する。
特開2006−170894号公報
クロック生成回路1により生成された立ち上りクロック(FCLK)及び立ち下りクロック(FCLK)が内部回路2、3、4、5に到達する場合、その伝送ラインが長くなるほど、両クロック間の遷移タイミングがずれ易くなるという問題点が発生する。
本発明は、前記問題点を解決するために案出されたもので、その目的は、P.V.T変化及び伝送距離により、立ち上りクロック及び立ち下りクロックの遷移タイミングがずれることを防止できる半導体メモリ装置のクロック生成回路を提供することにある。
前記目的を達成するために、本発明の実施例による半導体メモリ装置のクロック生成回路は、クロックを遅延させて遅延クロックを生成し、前記クロックを反転させて反転クロックを生成する位相スプリッタ、及び、前記遅延クロック及び前記反転クロックをバッファリングして、立ち上りクロック及び立ち下りクロックとして出力するクロックバッファを含む。
本発明による半導体メモリ装置のクロック生成回路は、P.V.T変化及び伝送距離とは無関係に、立ち上りクロック及び立ち下りクロックの遷移タイミングがずれることを防止することで、半導体メモリ装置の動作信頼度を向上できる。
本発明の実施例による半導体メモリ装置のクロック生成回路は、図3に示すように、位相スプリッタ100及びクロックバッファ200を含む。
位相スプリッタ100は、クロック(CLK)が入力され、遅延クロック(CLK_d)及び反転クロック(CLK_b)を生成する。
位相スプリッタ100は、クロック(CLK)を遅延させて遅延クロック(CLK_d)を生成し、クロック(CLK)を反転させて反転クロック(CLK_b)を生成する。
位相スプリッタ100は、クロック(CLK)を遅延させて遅延クロック(CLK_d)を生成し、クロック(CLK)を反転させて反転クロック(CLK_b)を生成する。
クロックバッファ200は、遅延クロック(CLK_d)及び反転クロック(CLK_b)をバッファリングして、立ち上りクロック(RCLK)及び立ち下りクロック(FCLK)を生成する。例えば、クロックバッファ200は、遅延クロック(CLK_d)をバッファリングして立ち上りクロック(RCLK)を生成し、反転クロック(CLK_b)をバッファリングして立ち下りクロック(FCLK)を生成する。
位相スプリッタ100は、図4に示すように、第1〜第3のインバータ(IV1、IV2、IV3)を含む。第1のインバータ(IV1)は、クロック(CLK)が入力される。第2のインバータ(IV2)は、第1のインバータ(IV1)の出力信号が入力されて、遅延クロック(CLK_d)として出力する。第3のインバータ(IV3)は、クロック(CLK)が入力されて、反転クロック(CLK_b)として出力する。
クロックバッファ200は、図5に示すように、比較部210及びバッファリング部220を含む。
比較部210は、遅延クロック(CLK_d)及び反転クロック(CLK_b)の電位レベルを比較して、第1の比較クロック(CLK_com1)及び第2の比較クロック(CLK_com2)を生成する。
比較部210は、遅延クロック(CLK_d)が反転クロック(CLK_b)の電位レベルより高ければ、第1の比較クロック(CLK_com1)をハイに遷移し、第2の比較クロック(CLK_com2)をローに遷移する。また、比較部210は、遅延クロック(CLK_d)が反転クロック(CLK_b)の電位レベルより低ければ、第1の比較クロック(CLK_com1)をローに遷移し、第2の比較クロック(CLK_com2)をハイに遷移する。
比較部210は、差動増幅器の形態が好ましい。
比較部210は、差動増幅器の形態が好ましい。
差動増幅器の形態を有する比較部210は、第1〜第4のトランジスタ(P11、P12、N11、N12)及び第1の抵抗素子(R11)を含む。第1のトランジスタ(P11)は、電源電圧(VDD)が印加されるソースを含む。第2のトランジスタ(P12)は、電源電圧(VDD)が印加されるソースを含む。第3のトランジスタ(N11)は、ゲートに遅延クロック(CLK_d)が入力され、ドレーンに第1のトランジスタ(P11)のドレーン及び第2のトランジスタ(P12)のゲートの連結しているノードが連結される。第4のトランジスタ(N12)は、ゲートに反転クロック(CLK_b)が入力され、ドレーンに第2のトランジスタ(P12)のドレーン及び第1のトランジスタ(P11)のゲートの連結しているノードが連結される。第1の抵抗素子(R11)は、一端に第3のトランジスタ(N11)のソース及び第4のトランジスタ(N12)のソースの連結しているノードが連結され、他端に接地端(VSS)が連結される。このとき、第1のトランジスタ(P11)のゲート、第2のトランジスタ(P12)のドレーン及び第4のトランジスタ(N12)のドレーンが共通連結しているノードから、第1の比較クロック(CLK_com1)が出力される。また、第1のトランジスタ(P11)のドレーン、第2のトランジスタ(P12)のゲート及び第3のトランジスタ(N11)のドレーンが共通連結しているノードから、第2の比較クロック(CLK_com2)が出力される。
比較部210は、図6に示すように、第1の比較器211及び第2の比較器212からなる。
第1の比較器211は、遅延クロック(CLK_d)が反転クロック(CLK_b)の電位レベルより高ければ、第1の比較クロック(CLK_com1)をハイに遷移する。一方、第1の比較器211は、遅延クロック(CLK_d)が反転クロック(CLK_b)の電位レベルより低ければ、第1の比較クロック(CLK_com1)をローに遷移する。
第1の比較器211は、遅延クロック(CLK_d)が反転クロック(CLK_b)の電位レベルより高ければ、第1の比較クロック(CLK_com1)をハイに遷移する。一方、第1の比較器211は、遅延クロック(CLK_d)が反転クロック(CLK_b)の電位レベルより低ければ、第1の比較クロック(CLK_com1)をローに遷移する。
第1の比較器211は、第5〜第8のトランジスタ(P21、P22、N21、N22)及び第2の抵抗素子(R21)を含む。第5のトランジスタ(P21)は、ソースに電源電圧(VDD)が印加される。第6のトランジスタ(P22)は、ソースに電源電圧(VDD)が印加され、ゲートに第5のトランジスタ(P21)のゲートが連結される。第7のトランジスタ(N21)は、ゲートに遅延クロック(CLK_d)が入力され、ドレーンに第5のトランジスタ(P21)のゲート、第6のトランジスタ(P22)のゲート及び第5のトランジスタ(P21)のドレーンの共通連結しているノードが連結される。第8のトランジスタ(N22)は、ドレーンに第6のトランジスタ(P22)のドレーンが連結され、ゲートに反転クロック(CLK_b)が入力される。第2の抵抗素子(R21)は、一端に第7のトランジスタ(N21)のソース及び第8のトランジスタ(N22)のソースの連結しているノードが連結され、他端に接地端(VSS)が連結される。このとき、第6のトランジスタ(P22)のドレーン及び第8のトランジスタ(N22)のドレーンに連結しているノードから、第1の比較クロック(CLK_com1)が出力される。
第2の比較器212は、遅延クロック(CLK_d)が反転クロック(CLK_b)の電位レベルより高ければ、第2の比較クロック(CLK_com2)をローに遷移する。一方、第2の比較器212は、遅延クロック(CLK_d)が反転クロック(CLK_b)の電位レベルより低ければ、第2の比較クロック(CLK_com2)をハイに遷移する。
第2比較器212は、第9〜第12のトランジスタ(P23、P24、N23、N24)及び第3の抵抗素子(R22)を含む。第9のトランジスタ(P23)は、ソースに電源電圧(VDD)が印加される。第10のトランジスタ(P24)は、ソースに電源電圧(VDD)が印加され、ゲートに第9のトランジスタ(P23)のゲートが連結される。第11のトランジスタ(N23)は、ゲートに反転クロック(CLK_b)が入力され、ドレーンに第9のトランジスタ(P23)のゲート、第10のトランジスタ(P24)のゲート及び第9のトランジスタ(P23)のドレーンの共通連結しているノードが連結される。第12のトランジスタ(N24)は、ドレーンに第10のトランジスタ(P24)のドレーンが連結され、ゲートに遅延クロック(CLK_d)が入力される。第3の抵抗素子(R22)は、一端に第11のトランジスタ(N23)のソース及び第12のトランジスタ(N24)のソースの連結しているノードが連結され、他端に接地端(VSS)が連結される。このとき、第10のトランジスタ(P24)のドレーン及び第12のトランジスタ(N24)のドレーンに連結しているノードから、第2の比較クロック(CLK_com2)が出力される。
図5に示すように、バッファリング部220は、第1の比較クロック(CLK_com1)をバッファリングして、立ち上りクロック(RCLK)として出力する。バッファリング部220は、第2の比較クロック(CLK_com2)をバッファリングして、立ち下りクロック(FCLK)として出力する。
バッファリング部220は、第1のバッファ221及び第2のバッファ222を含み、遷移部223をさらに含むことができる。
第1のバッファ221は、第1の比較クロック(CLK_com1)をバッファリングして、立ち上りクロック(RCLK)として出力する。
第1のバッファ221は、第4及び第5のインバータ(IV14、IV15)を含む。第4のインバータ(IV14)は、第1の比較クロック(CLK_com1)が入力される。第5のインバータ(IV15)は、第4のインバータ(IV14)の出力信号が入力されて、立ち上りクロック(RCLK)として出力する。
第2のバッファ222は、第2の比較クロック(CLK_com2)をバッファリングして、立ち下りクロック(FCLK)として出力する。
第2のバッファ222は、第6及び第7のインバータ(IV16、IV17)を含む。第6のインバータ(IV16)は、第2の比較クロック(CLK_com2)が入力される。第7のインバータ(IV17)は、第6のインバータ(IV16)の出力信号が入力されて、立ち下りクロック(FCLK)として出力する。
遷移部223は、第1の比較クロック(CLK_com1)及び第2の比較クロック(CLK_com2)の一つのクロックが遷移すれば、立ち上りクロック(RCLK及び立ち下りクロック(FCLK)が同時に遷移できるようにする。
遷移部223は、第8及び第9のインバータ(IV18、IV19)を含む。第8のインバータ(IV18)の入力端及び第9のインバータ(IV19)の出力端は、第1のバッファ221の第4のインバータ(IV14)及び第5のインバータ(IV15)が連結しているノードに共通連結される。第8のインバータ(IV18)の出力端及び第9のインバータ(IV19)の入力端は、第2のバッファ222の第6のインバータ(IV16)及び第7のインバータ(IV17)が連結しているノードに共通連結される。
このように構成された本発明の実施例による半導体メモリ装置のクロック生成回路の動作を説明する。
位相スプリッタ100は、クロック(CLK)を遅延させて遅延クロック(CLK_d)を生成し、クロック(CLK)を反転させて反転クロック(CLK_b)を生成する。
クロックバッファ200は、遅延クロック(CLK_d)が反転クロック(CLK_b)の電位レベルより高ければ、第1の比較クロック(CLK_com1)をハイに遷移し、第2の比較クロック(CLK_com2)をローに遷移する。一方、遅延クロック(CLK_d)が反転クロック(CLK_b)の電位レベルより低ければ、第1の比較クロック(CLK_com1)をローに遷移し、第2の比較クロック(CLK_com2)をハイに遷移する。
図7を参照してより詳細に説明すれば、反転クロック(CLK_b)がローレベルであり、遅延クロック(CLK_d)がローレベルであるa区間において、第1の比較クロック(CLK_com1)はローレベルであり、第2の比較クロック(CLK_com2)はハイレバルである。その理由は、a区間の前において、遅延クロック(CLK_d)が反転クロック(CLK_b)の電位レベルより低いためである。
反転クロック(CLK_b)がローレベルであり、遅延クロック(CLK_d)がハイレバルであるb区間において、第1の比較クロック(CLK_com1)はハイレバルであり、第2の比較クロック(CLK_com2)はローレベルである。その理由は、b区間において、遅延クロック(CLK_d)が反転クロック(CLK_b)の電位レベルより高いためである。
反転クロック(CLK_b)がハイレベルであり、遅延クロック(CLK_d)がハイレバルであるc区間において、第1の比較クロック(CLK_com1)はハイレバルであり、第2の比較クロック(CLK_com2)はローレベルである。その理由は、b区間において、第1の比較クロック(CLK_com1)がハイレバルであり、第2の比較クロック(CLK_com2)がローレベルであるためである。
反転クロック(CLK_b)がハイレベルであり、遅延クロック(CLK_d)がローレベルであるd区間において、第1の比較クロック(CLK_com1)はローレベルであり、第2の比較クロック(CLK_com2)はハイレバルである。その理由は、遅延クロック(CLK_d)が反転クロック(CLK_b)の電位レベルより低いためである。
a区間及びc区間、すなわち、反転クロック(CLK_b)及び遅延クロック(CLK_d)の電位レベルが同一である場合、比較部210は、反転クロック(CLK_b)及び遅延クロック(CLK_d)の電位レベルが同一である以前の状態の出力レベルを維持する。
本発明の実施例によるクロック生成回路を一つの位相スプリッタ及び一つのクロックバッファとして説明した。しかしながら、本発明は、他の実施例として、一つの位相スプリッタを共有する複数のクロックバッファを含むクロック生成回路の意味を含むことも勿論である。
すなわち、図8に示すように、一つの位相スプリッタが二つのクロックバッファを共有できる。
図8を参照すれば、第1のクロックバッファ200−1が出力する第1の立ち上りクロック(RCLK1)と、第2のクロックバッファ200−2が出力する第2の立ち上りクロック(RCLK2)とは、同位相を有する。第1のクロックバッファ200−1が出力する第1の立ち下りクロック(FCLK1)と、第2のクロックバッファ200−2が出力する第2の立ち下りクロック(FCLK2)とも、同位相を有する。これは、第1のクロックバッファ200−1と第2のクロックバッファ200−2とが、同じ内部構造を有するためである。図8に示す第1のクロックバッファ200−1と、第2のクロックバッファ200−2とも、図3に示すクロックバッファ200と同じ内部構造を有する。
図8を参照すれば、第1のクロックバッファ200−1が出力する第1の立ち上りクロック(RCLK1)と、第2のクロックバッファ200−2が出力する第2の立ち上りクロック(RCLK2)とは、同位相を有する。第1のクロックバッファ200−1が出力する第1の立ち下りクロック(FCLK1)と、第2のクロックバッファ200−2が出力する第2の立ち下りクロック(FCLK2)とも、同位相を有する。これは、第1のクロックバッファ200−1と第2のクロックバッファ200−2とが、同じ内部構造を有するためである。図8に示す第1のクロックバッファ200−1と、第2のクロックバッファ200−2とも、図3に示すクロックバッファ200と同じ内部構造を有する。
図2に示す一般の半導体メモリ装置は、クロック生成回路1から出力される立ち上りクロック(RCLK)及び立ち下りクロック(FCLK)を内部回路2、3、4、5に入力する。クロック生成回路1から遠い距離を有する内部回路であるほど、遷移タイミングがずれた立ち上りクロック(RCLK)及び立ち下りクロック(FCLK)が入力され得る。
しかしながら、本発明の実施例によるクロック生成回路は、図3に示すように、位相スプリッタ100とクロックバッファ200とを分離する。また、図8に示すように、一つの位相スプリッタ100を二つのクロックバッファ200−1、200−2が共有し得る。よって、第1のクロックバッファ200−1から出力される第1の立ち上りクロック(RCLK1)及び第1の立ち下りクロック(FCLK)を、第1の内部回路2及び第2の内部回路3に入力させることができる。また、第2のクロックバッファ200−2から出力される第2の立ち上りクロック(RCLK2)及び第2の立ち下りクロック(FCLK2)を、第3の内部回路4及び第4の内部回路5に入力させることができる。これは、立ち上りクロック及び立ち下りクロックが必要な内部回路の前にクロックバッファを位置させることで、クロックの伝送距離に影響を受けず、遷移タイミングがずれない立ち上りクロック及び立ち下りクロックを内部回路に伝達できることを示す。
なお、本発明の詳細な説明では具体的な実施形態について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施形態に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
100…位相スプリッタ
200…クロックバッファ
200…クロックバッファ
Claims (23)
- クロックを遅延させて遅延クロックを生成し、前記クロックを反転させて反転クロックを生成する位相スプリッタと、
前記遅延クロック及び前記反転クロックをバッファリングして、立ち上りクロック及び立ち下りクロックとして出力するクロックバッファと
を含むことを特徴とする半導体メモリ装置のクロック生成回路。 - 前記クロックバッファは、
前記遅延クロック及び前記反転クロックの電位レベルを比較して、第1の比較クロック及び第2の比較クロックを生成する比較部と、
前記第1の比較クロック及び前記第2の比較クロックをバッファリングして、前記立ち上りクロック及び前記立ち下りクロックとして出力するバッファリング部と
を含むことを特徴とする請求項1に記載の半導体メモリ装置のクロック生成回路。 - 前記比較部は、
前記遅延クロックが前記反転クロックの電位レベルより高ければ、前記第1の比較クロックはハイに遷移し、前記第2の比較クロックはローに遷移し、
前記遅延クロックが前記反転クロックの電位レベルより低ければ、前記第1の比較クロックはローに遷移し、前記第2の比較クロックはハイに遷移するように構成される
ことを特徴とする請求項2に記載の半導体メモリ装置のクロック生成回路。 - 前記比較部は、
前記遅延クロック及び前記反転クロックの電位レベルを比較して、前記第1の比較クロックを生成する第1の比較器と、
前記遅延クロック及び前記反転クロックの電位レベルを比較して、前記第2の比較クロックを生成する第2の比較器と
を含むことを特徴とする請求項3に記載の半導体メモリ装置のクロック生成回路。 - 前記第1の比較器は、前記遅延クロックが前記反転クロックの電位レベルより高ければハイに遷移し、前記遅延クロックが前記反転クロックの電位レベルより低ければローに遷移する前記第1の比較クロックを生成するように構成されることを特徴とする請求項4に記載の半導体メモリ装置のクロック生成回路。
- 前記第2の比較器は、前記遅延クロックが前記反転クロックの電位レベルより高ければローに遷移し、前記遅延クロックが前記反転クロックの電位レベルより低ければハイに遷移する前記第2の比較クロックを生成するように構成されることを特徴とする請求項4に記載の半導体メモリ装置のクロック生成回路。
- 前記バッファリング部は、
前記第1の比較クロックをバッファリングして前記立ち上りクロックを生成する第1のバッファと、
前記第2の比較クロックをバッファリングして前記立ち下りクロックを生成する第2のバッファと
を含むことを特徴とする請求項2に記載の半導体メモリ装置のクロック生成回路。 - 前記バッファリング部は、前記第1の比較クロック又は前記第2の比較クロックの一つのクロックが遷移すれば、前記立ち上りクロック及び前記立ち下りクロックを同時に遷移するための遷移部をさらに含むことを特徴とする請求項7に記載の半導体メモリ装置のクロック生成回路。
- 前記第1のバッファは、
前記第1の比較クロックが入力される第1のインバータと、
前記第1のインバータの出力信号を入力として前記立ち上りクロックを生成する第2のインバータと
を含み、前記第2のバッファは、
前記第2の比較クロックが入力される第3のインバータと、
前記第3のインバータの出力信号を入力として前記立ち下りクロックを生成する第4のインバータとを
含むことを特徴とする請求項8に記載の半導体メモリ装置のクロック生成回路。 - 前記遷移部は、
第5のインバータ及び第6のインバータを含み、
前記第1のインバータ及び前記第2のインバータが連結しているノードに、前記第5のインバータの入力端と前記第6のインバータの出力端とが共通連結され、前記第3のインバータ及び前記第4のインバータが連結してるノードに、前記第5のインバータの出力端と前記第6のインバータの入力端とが共通連結される
ことを特徴とする請求項9に記載の半導体メモリ装置のクロック生成回路。 - クロックを遅延させて遅延クロックを生成し、前記クロックを反転させて反転クロックを生成する位相スプリッタと、
前記遅延クロック及び前記反転クロックをバッファリングして、第1の立ち上りクロック及び第1の立ち下りクロックを生成する第1のクロックバッファと、
前記遅延クロック及び前記反転クロックをバッファリングして、第2の立ち上りクロック及び第2の立ち下りクロックを生成する第2のクロックバッファと
を含むことを特徴とする半導体メモリ装置のクロック生成回路。 - 前記第1の立ち上りクロック及び前記第2の立ち上りクロックは同位相を有し、前記第1の立ち下りクロック及び前記第2の立ち下りクロックも同位相を有することを特徴とする請求項11に記載の半導体メモリ装置のクロック生成回路。
- 前記第1のクロックバッファ及び前記第2のクロックバッファは、前記遅延クロックが遷移する時、前記第1の立ち上りクロック、前記第2の立ち上りクロック、前記第1の立ち下りクロック及び前記第2の立ち下りクロックが同時に遷移するように構成されることを特徴とする請求項12に記載の半導体メモリ装置のクロック生成回路。
- 前記第1のクロックバッファは、前記遅延クロックを前記第1の立ち上りクロックとして出力し、前記遅延クロックの反対位相を有する前記第1の立ち下りクロックを出力するように構成されることを特徴とする請求項13に記載の半導体メモリ装置のクロック生成回路。
- 前記第1のクロックバッファは、
前記遅延クロック及び前記反転クロックの電位レベルを比較して、第1の比較クロック及び第2の比較クロックを生成する比較部と、
前記第1の比較クロック及び前記第2の比較クロックをバッファリングして、前記第1の立ち上りクロック及び前記第1の立ち下りクロックとして出力するバッファリング部と
を含むことを特徴とする請求項14に記載の半導体メモリ装置のクロック生成回路。 - 前記比較部は、
前記遅延クロックが前記反転クロックの電位レベルより高ければ、前記第1の比較クロックはハイに遷移し、前記第2の比較クロックはローに遷移し、
前記遅延クロックが前記反転クロックの電位レベルより低ければ、前記第1の比較クロックはローに遷移し、前記第2の比較クロックはハイに遷移するように構成される
ことを特徴とする請求項15に記載の半導体メモリ装置のクロック生成回路。 - 前記バッファリング部は、
前記第1の比較クロックをバッファリングして、前記第1の立ち上りクロックとして出力する第1のバッファと、
前記第2の比較クロックをバッファリングして、前記第1の立ち下りクロックとして出力する第2のバッファと
を含むことを特徴とする請求項15に記載の半導体メモリ装置のクロック生成回路。 - 前記バッファリング部は、前記第1の比較クロック又は前記第2の比較クロックの一つのクロックが遷移すれば、前記第1の立ち上りクロック及び前記第1の立ち下りクロックを同時に遷移する遷移部をさらに含むことを特徴とする請求項17に記載の半導体メモリ装置のクロック生成回路。
- 前記第2のクロックバッファは、前記遅延クロックを前記第2の立ち上りクロックとして出力し、前記遅延クロックの反対位相を有する前記第2の立ち下りクロックを出力するように構成されることを特徴とする請求項13に記載の半導体メモリ装置のクロック生成回路。
- 前記第2のクロックバッファは、
前記遅延クロック及び前記反転クロックの電位レベルを比較して、第1の比較クロック及び第2の比較クロックを生成する比較部と、
前記第1の比較クロック及び前記第2の比較クロックをバッファリングして、前記第2の立ち上りクロック及び前記第2の立ち下りクロックとして出力するバッファリング部と
を含むことを特徴とする請求項19に記載の半導体メモリ装置のクロック生成回路。 - 前記比較部は、
前記遅延クロックが前記反転クロックの電位レベルより高ければ、前記第1の比較クロックはハイに遷移し、前記第2の比較クロックはローに遷移し、
前記遅延クロックが前記反転クロックの電位レベルより低ければ、前記第1の比較クロックはローに遷移し、前記第2の比較クロックはハイに遷移するように構成される
ことを特徴とする請求項20に記載の半導体メモリ装置のクロック生成回路。 - 前記バッファリング部は、
前記第1の比較クロックをバッファリングして、前記第2の立ち上りクロックとして出力する第1のバッファと、
前記第2の比較クロックをバッファリングして、前記第2の立ち下りクロックとして出力する第2のバッファと
を含むことを特徴とする請求項20に記載の半導体メモリ装置のクロック生成回路。 - 前記バッファリング部は、前記第1の比較クロック又は前記第2の比較クロックの一つのクロックが遷移すれば、前記第2の立ち上りクロック及び前記第2の立ち下りクロックが同時に遷移するように構成される遷移部をさらに含むことを特徴とする請求項22に記載の半導体メモリ装置のクロック生成回路。
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