JP2008154210A5 - - Google Patents

Claims (20)

1. 内部クロックのデューティサイクルを補正して出力するデューティサイクル補正手段と、
   外部クロックのクロックパルス幅を検出してパルス幅検出信号を出力するクロックパルス幅検出手段と、
   前記デューティサイクル補正手段の出力の位相を分離し、前記パルス幅検出信号に相応するように前記位相分離された２つの信号のうち少なくとも１つのパルス幅を調節して、遅延ロックループクロックとして出力するドライブ手段と
   を備えることを特徴とする半導体記憶装置の遅延ロックループ回路。
2. 前記クロックパルス幅検出手段は、
   前記外部クロックの周波数を分割する分周部と、
   前記分周部の出力を遅延させる遅延部と、
   前記分周部の出力と前記遅延部の出力が入力される第１論理回路と、
   前記第１論理回路の出力が入力されて前記パルス幅検出信号を出力するラッチと
   を備えることを特徴とする請求項１に記載の半導体記憶装置の遅延ロックループ回路。
3. 前記第１論理回路は、論理積演算を行うように構成されることを特徴とする請求項２に記載の半導体記憶装置の遅延ロックループ回路。
4. 前記ラッチは、
   第１入力端に電源が印加され、出力端を介して前記パルス幅検出信号を出力する第１論理素子と、
   前記第１論理回路の出力が入力される反転素子と、
   第１入力端には前記第１論理素子の出力が入力され、第２入力端には前記反転素子の出力が入力され、出力端は前記第１論理素子の第２入力端と接続された第２論理素子と
   を備えることを特徴とする請求項２又は３に記載の半導体記憶装置の遅延ロックループ回路。
5. 前記ドライブ手段は、
   前記デューティサイクル補正部の出力を第１および第２位相信号に分離して出力する位相分離部と、
   前記第１および第２位相信号のうち少なくとも１つのパルス幅を前記パルス幅検出信号によって調節して出力するパルス幅調節部と
   を備えることを特徴とする請求項１又は４に記載の半導体記憶装置の遅延ロックループ回路。
6. 前記パルス幅調節部は、
   前記第１位相信号のパルス幅を前記パルス幅検出信号に該当する幅だけ減少させて出力する第１パルス幅調節部と、
   前記第２位相信号のパルス幅を前記パルス幅検出信号に該当する幅だけ減少させて出力する第２パルス幅調節部と
   を備えることを特徴とする請求項５に記載の半導体記憶装置の遅延ロックループ回路。
7. 前記第１パルス幅調節部は、
   前記第１位相信号を前記パルス幅検出信号に相応する時間だけ遅延させて出力する可変遅延部と、
   前記第１位相信号と前記可変遅延部の出力を演算する論理素子と、
   前記論理素子の出力と前記第１位相信号を演算する第２論理回路と
   を備えることを特徴とする請求項６に記載の半導体記憶装置の遅延ロックループ回路。
8. 前記可変遅延部は、
   前記パルス幅検出信号によって前記第１位相信号を通過させる複数のスイッチング素子と、
   前記複数のスイッチング素子の出力を互いに異なる時間だけ遅延させる複数の遅延素子と、
   前記複数の遅延素子の出力を演算する第３論理回路と
   を備えることを特徴とする請求項７に記載の半導体記憶装置の遅延ロックループ回路。
9. 前記複数のスイッチング素子は、パスゲートであることを特徴とする請求項８に記載の半導体記憶装置の遅延ロックループ回路。
10. 前記第３論理回路は、前記複数の遅延素子の出力を論理和するように構成されることを特徴とする請求項８に記載の半導体記憶装置の遅延ロックループ回路。
11. 前記第２論理回路は、前記論理素子の出力と前記第１位相信号を論理積するように構成されることを特徴とする請求項７に記載の半導体記憶装置の遅延ロックループ回路。
12. 前記第２パルス幅調節部は、前記第１パルス幅調節部と同一に構成されることを特徴とする請求項６に記載の半導体記憶装置の遅延ロックループ回路。
13. 前記ドライブ手段は、前記パルス幅調節部の出力と前記位相分離部の出力をドライブするための第１および第２ドライバをさらに備えることを特徴とする請求項５に記載の半導体記憶装置の遅延ロックループ回路。
14. 内部クロックのデューティサイクルを補正して出力するデューティサイクル補正手段と、
    前記デューティサイクル補正部の出力の位相を分離し、前記位相分離された２つの信号のうち少なくとも１つのパルス幅を調節して、遅延ロックループクロックとして出力するドライブ手段と
    を備えることを特徴とする半導体記憶装置の遅延ロックループ回路。
15. 前記ドライブ手段は、
    前記デューティサイクル補正部の出力を第１および第２位相信号に分離して出力する位相分離部と、
    前記第１および第２位相信号のうち少なくとも１つのパルス幅を調節して出力するパルス幅調節部と
    を備えることを特徴とする請求項１４に記載の半導体記憶装置の遅延ロックループ回路。
16. 前記パルス幅調節部は、
    前記第１位相信号のパルス幅を減少させて出力する第１パルス幅調節部と、
    前記第２位相信号のパルス幅を減少させて出力する第２パルス幅調節部と
    を備えることを特徴とする請求項１５に記載の半導体記憶装置の遅延ロックループ回路。
17. 前記第１パルス幅調節部は、
    前記第１位相信号を定められた時間だけ遅延させて出力する遅延部と、
    前記第１位相信号と前記遅延部の出力を演算する論理素子と、
    前記論理素子の出力と前記第１位相信号を演算する第４論理回路と
    を備えることを特徴とする請求項１６に記載の半導体記憶装置の遅延ロックループ回路。
18. 前記第４論理回路は、前記論理素子の出力と前記第１位相信号を論理積するように構成されることを特徴とする請求項１７に記載の半導体記憶装置の遅延ロックループ回路。
19. 前記第１パルス幅調節部は、前記第２パルス幅調節部と同一に構成されることを特徴とする請求項１６に記載の半導体記憶装置の遅延ロックループ回路。
20. 前記ドライブ手段は、前記パルス幅調節部の出力と前記位相分離部の出力をドライブするための第１および第２ドライバをさらに備えることを特徴とする請求項１５に記載の半導体記憶装置の遅延ロックループ回路。