JP2008199573A5 - - Google Patents

Claims (16)

1. 外部クロックが入力されて第１内部クロックを生成し、前記第１内部クロックを内部の遅延手段によって遅延して複数の第２内部クロックを出力した後にフィードバックを受けて、前記第１内部クロックとの位相差によって前記遅延手段の遅延時間を調整することにより、前記第２内部クロックの遅延ロックがなされるようにする遅延ロックループブロックと、
   前記複数の第２内部クロックのデューティサイクルを補正したデューティサイクル補正クロックを出力するデューティサイクル補正ブロックと、
   前記複数の第２内部クロックの位相比較結果に応じてデューティ補正エラーの発生を判断して、前記デューティサイクル補正クロック又は前記複数の第２内部クロックのうちの１つを前記遅延ロックループブロックにフィードバックするエラー判断部と
   を備えることを特徴とするデューティサイクル補正機能を有する遅延ロックループ回路。
2. 前記遅延ロックループブロックは、
   前記外部クロックが入力されて前記第１内部クロックを生成するバッファと、
   前記第１内部クロックを位相検出信号により増減した遅延量だけ遅延させ、前記複数の第２内部クロックとして出力するレジスタ制御遅延部と、
   前記第１内部クロックと前記エラー判断部とを介して出力されたクロックの位相を比較して前記位相検出信号を出力する位相検出機と
   を備えることを特徴とする請求項１に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
3. 前記レジスタ制御遅延部は、
   前記第１内部クロックをレジスタ値だけ遅延させ、前記複数の第２内部クロックとして出力する複数の遅延ラインと、
   シフト制御信号に相応する前記レジスタ値を出力するシフトレジスタと、
   前記位相検出信号により前記シフトレジスタに前記シフト制御信号を出力するシフト制御機と
   を備えることを特徴とする請求項２に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
4. 前記デューティサイクル補正ブロックは、
   制御信号により前記複数の第２内部クロックのデューティサイクルを補正するミキサと、
   前記複数の第２内部クロックを用いて前記制御信号を生成するミキサ制御部と
   を備えることを特徴とする請求項１又は３に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
5. 前記デューティサイクル補正ブロックは、前記ミキサの出力信号の位相を分離して、遅延ロックループクロックとして出力する位相分離機をさらに含むことを特徴とする請求項４に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
6. 前記エラー判断部は、
   前記複数の第２内部クロック各々の位相を検出して、複数の位相検出信号を出力する複数の位相検出機と、
   前記複数の位相検出信号を組み合わせて、選択信号を生成する選択信号生成部と、
   前記選択信号により前記第２内部クロックのうちの１つ又はデューティサイクル補正クロックを出力する信号選択部と
   を備えることを特徴とする請求項１又は５に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
7. 前記複数の位相検出機は、前記第１内部クロックと前記第２内部クロックの位相を比較して、前記複数の位相検出信号を出力するように構成することを特徴とする請求項６に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
8. 前記選択信号生成部は、前記複数の位相検出信号が同一の論理レベルを有する場合とそうでない場合について互いに異なるレベルの選択信号を出力するように構成することを特徴とする請求項６に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
9. 前記選択信号生成部は、
   前記複数の検出信号が入力される第１論理素子と、
   前記複数の検出信号が入力される第２論理素子と、
   前記第２論理素子の出力が入力される第１反転素子と、
   前記第１論理素子の出力と前記反転素子の出力が入力される第３論理素子と、
   前記第３論理素子の出力が入力されて、前記選択信号を出力する第２反転素子と
   を備えることを特徴とする請求項６に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
10. 前記信号選択部は、
    前記選択信号により前記第２内部クロックのうちの１つを出力する第１スイッチング素子と、
    前記選択信号により前記デューティサイクル補正クロックを出力する第２スイッチング素子と
    を備えることを特徴とする請求項６に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
11. 前記複数の第２内部クロックのうちの１つは、外部クロックの立ち上がりエッジに同期したクロックであることを特徴とする請求項１に記載のデューティサイクル補正機能を有する遅延ロックループ回路。
12. 遅延ロックループブロックと前記遅延ロックループブロックから出力された複数のクロックのデューティサイクルを補正して、デューティサイクル補正クロックとして出力するデューティサイクル補正ブロックを備えたデューティサイクル補正機能を有する遅延ロックループ回路の制御方法であって、
    前記遅延ロックループブロックから出力された複数のクロックを用いて前記デューティサイクル補正クロックのエラーを判断するステップと、
    前記デューティサイクル補正クロックのエラーを判断した結果に応じて前記デューティサイクル補正クロック、又は前記遅延ロックループブロックから出力された複数のクロックのうちの１つを前記遅延ロックループブロックにフィードバックするステップと
    を備えることを特徴とするデューティサイクル補正機能を有する遅延ロックループ回路の制御方法。
13. 前記エラーを判断するステップは、前記複数のクロックの位相を比較してなされることを特徴とする請求項１２に記載のデューティサイクル補正機能を有する遅延ロックループ回路の制御方法。
14. 前記エラーを判断するステップは、
    前記複数のクロックの位相が同一であれば、前記デューティサイクル補正クロックが正常であると判断するステップと、
    前記複数のクロックの位相が同一でなければ、前記デューティサイクル補正クロックにエラーが発生したと判断するステップと
    を備えることを特徴とする請求項１２又は１３に記載のデューティサイクル補正機能を有する遅延ロックループ回路の制御方法。
15. 前記フィードバックするステップは、
    前記デューティサイクル補正クロックが正常であると判断すれば、前記デューティサイクル補正クロックを前記遅延ロックループブロックにフィードバックするステップと、
    前記デューティサイクル補正クロックにエラーが発生したと判断すれば、前記遅延ロックループブロックから出力された複数のクロックのうちの１つを前記遅延ロックループブロックにフィードバックするステップと
    を備えることを特徴とする請求項１２乃至１４のいずれかに記載のデューティサイクル補正機能を有する遅延ロックループ回路の制御方法。
16. 前記複数のクロックのうちの１つは外部クロックの立ち上がりエッジに同期したクロックであることを特徴とする請求項１２乃至１５のいずれかに記載のデューティサイクル補正機能を有する遅延ロックループ回路の制御方法。