JP2004129255A - 内部でそれ自体でデューティサイクル補正を行う遅延同期ループ回路及びそのデューティサイクル補正方法 - Google Patents
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Abstract
【解決手段】 前記DLL回路は上昇エッジを合せるためのループ及び下降エッジを合せるためのループだけでなく、デューティサイクル補正のためのループをさらに備える。したがって前記DLL回路は位相混合器なしに遅延同期ループ回路の内部でそれ自体でデューティサイクルを補正する。これにより、広いDCC範囲を有し、電力消耗が低く、動作周波数に対する制約が少なく、またメモリ装置の特性を向上させうる。
【選択図】 図3
Description
図1を参照すれば、レジスタコントロールドDLLは位相検出器11、制御回路12、選択回路13、遅延チェイン14、第1及び第2位相補間15、及び補償遅延器16を備える。
第一に、DCC範囲は入力信号IN1の傾斜と入力信号IN2の傾斜とに関連する。すなわち円滑なDCC動作のためには前記二つの信号IN1、IN2の傾斜が緩慢でなければならないが、このためにインバータ21及びインバータ23の入力端及び共通出力端に大きい容量を有するキャパシタC1、C2、C3が連結される。これにより外部クロック信号ECLKのデューティサイクルが約40:60または60:40以上である場合、DCCが正しくならないこともあり、また電力消耗が増加し、動作周波数に対する制約もある。
第二に、位相混合器17自体の遅延が存在し、これはメモリ装置の特性、特にtSACのマージンを減少させる。
また、本発明は、前記遅延同期ループ回路におけるDCC方法を提供することを他の目的とする。
前記位相検出器は、外部クロック信号及びフィードバック内部クロック信号間の位相差を検出してこれに対応するアップ信号及びダウン信号を発生させる。前記第1制御回路は前記アップ信号及びダウン信号に応答して前記外部クロック信号及び前記フィードバック内部クロック信号間の位相差をコースロッキングするための第1制御信号及び前記位相差をファインロッキングするための第2制御信号を発生させる。前記第2制御回路は前記アップ信号及びダウン信号に応答して前記外部クロック信号のコースデューティエラーを訂正するための第3制御信号及びファインデューティエラーを訂正するための第4制御信号を発生させる。
前記遅延ライン部は、直列に連結された多数の遅延セルを含み、前記遅延セルを通じて前記外部クロック信号を遅延させる。前記遅延ライン部は前記第1制御信号のうち一部に応答して隣接した二つの第1遅延セルの出力信号を選択して出力し、前記第1制御信号のうち他の一部に応答して隣接した二つの第2遅延セルの出力信号を選択して出力し、また前記第3制御信号に応答して隣接した二つの第3遅延セルの出力信号を選択して出力する。
前記第1位相補間は、前記第2制御信号のうち一部に応答して前記第1遅延セルの出力信号を補間して第1出力信号及び第2出力信号を発生し、この第1出力信号を前記フィードバック内部クロック信号うちの一つとして前記位相検出器に提供し、この第2出力信号を第1内部クロック信号として出力する。前記第2位相補間は前記第2制御信号の他の一部に応答して前記第2遅延セルの出力信号を補間して出力信号を発生し、この出力信号を前記フィードバック内部クロック信号の他の一つとして前記位相検出器に提供する。前記第3位相補間は前記第4制御信号に応答して前記第3遅延セルの出力信号を補間して出力信号を発生し、この出力信号を第2内部クロック信号として出力する。
前記第2制御回路は、前記アップ信号及び前記ダウン信号に応答してデューティ訂正のためのアップ信号及びデューティ訂正のためのダウン信号を発生させる第1デューティ訂正制御回路、及び前記デューティ訂正のためのアップ信号及び前記デューティ訂正のためのダウン信号に応答して前記第3制御信号及び前記第4制御信号を発生させる第2デューティ訂正制御回路を備える。
特に前記デューティ訂正のためのアップ信号は前記アップ信号のうち上昇エッジに関するアップ信号及び下降エッジに関するアップ信号が全て活性化される時に活性化される。前記デューティ訂正のためのダウン信号は前記ダウン信号のうち上昇エッジに関するダウン信号及び下降エッジに関するダウン信号が全て活性化される時に活性化される。
前記第3遅延セルは前記第1遅延セルと前記第2遅延セル間の真中に位置する。
ロッキングの後、前記第1位相補間の前記第1出力信号は上昇エッジが前記外部クロック信号の上昇エッジにファイン同期される。前記第1位相補間の前記第2出力信号はロッキングの後、前記第1位相補間の前記第1出力信号の上昇エッジに応答して発生するパルスを有する信号である。ロッキングの後、前記第2位相補間の前記出力信号は上昇エッジが前記外部クロック信号の下降エッジにファイン同期される。前記第3位相補間の前記出力信号はロッキングの後、デューティが補正された信号の下降エッジに応答して発生するパルスを有する信号である。
(a)段階では、外部クロック信号及びフィードバック内部クロック信号間の位相差を検出してこれに対応するアップ信号及びダウン信号を発生させる。(b)段階では、前記アップ信号及びダウン信号に応答して前記外部クロック信号及び前記フィードバック内部クロック信号間の位相差をコースロッキングするための第1制御信号及び前記位相差をファインロッキングするための第2制御信号を発生させる。(c)段階では、前記アップ信号及びダウン信号に応答して前記外部クロック信号のコースデューティエラーを訂正するための第3制御信号及びファインデューティエラーを訂正するための第4制御信号を発生させる。
(d)段階では、前記第1制御信号のうち上昇エッジに関するものに応答して隣接した二つの第1遅延セルの出力信号を選択して出力し、前記第1制御信号のうち下降エッジに関するものに応答して隣接した二つの第2遅延セルの出力信号を選択して出力し、また前記第3制御信号に応答して前記第1遅延セルと前記第2遅延セル間の真中に位置する隣接した二つの第3遅延セルの出力信号を選択して出力する。
(e)段階では、前記第2制御信号のうち上昇エッジに関するものに応答して前記第1遅延セルの出力信号を補間して第1出力信号及び第2出力信号を発生し、この第1出力信号を前記フィードバック内部クロック信号の一つとして提供し、この第2出力信号を第1内部クロック信号として出力する。(f)段階では、前記第2制御信号のうち下降エッジに関するものに応答して前記第2遅延セルの出力信号を補間して出力信号を発生し、この出力信号を前記フィードバック内部クロック信号の他の一つとして提供する。(g)段階では、前記第4制御信号に応答して前記第3遅延セルの出力信号を補間して出力信号を発生し、この出力信号を第2内部クロック信号として出力する。
前記デューティ訂正のためのアップ信号は前記アップ信号のうち上昇エッジに関するアップ信号及び下降エッジに関するアップ信号が全て活性化される時に活性化される。前記デューティ訂正のためのダウン信号は前記ダウン信号のうち上昇エッジに関するダウン信号及び下降エッジに関するダウン信号が全て活性化される時に活性化される。
この図3を参照すれば、本発明によるDLLは、位相検出器31、第1制御回路32、第2制御回路33、遅延ライン部34、第1位相補間35、第2位相補間36、第3位相補間37、及び補償遅延器38を備える。
この図4を参照すれば、第1制御回路32は上昇エッジ制御回路41及び下降エッジ制御回路43を備える。
この図5を参照すれば、第2制御回路33は第1デューティ訂正制御回路51及び第2デューティ訂正制御回路53を備える。
この図8を参照すれば、遅延ライン部34は選択回路34aと遅延チェイン34bとを含む。遅延チェイン34bは直列に連結された多数の遅延セルB1〜Bnを含み、遅延セルを通じて外部クロック信号ECLKを遅延させる。
32 第1制御回路
33 第2制御回路
34 遅延ライン部
34a 選択回路
34b 遅延チェイン
35 第1位相補間
36 第2位相補間
37 第3位相補間
38 補償遅延器
39 インバータ
Claims (18)
- 外部クロック信号及びフィードバック内部クロック信号間の位相差を検出してこれに対応するアップ信号及びダウン信号を発生させる位相検出器と、
前記アップ信号及びダウン信号に応答して前記外部クロック信号及び前記フィードバック内部クロック信号間の位相差をコースロッキングするための第1制御信号及び前記位相差をファインロッキングするための第2制御信号を発生させる第1制御回路と、
前記アップ信号及びダウン信号に応答して前記外部クロック信号のコースデューティエラーを訂正するための第3制御信号及びファインデューティエラーを訂正するための第4制御信号を発生させる第2制御回路と、
直列に連結された多数の遅延セルを含み、前記遅延セルを通じて前記外部クロック信号を遅延させ、前記第1制御信号のうち一部に応答して第1遅延セルの出力信号を選択して出力し、前記第1制御信号のうち他の一部に応答して第2遅延セルの出力信号を選択して出力し、また前記第3制御信号に応答して第3遅延セルの出力信号を選択して出力する遅延ライン部と、
を備えることを特徴とするデューティサイクル補正機能を有する遅延同期ループ回路。 - 前記第2制御信号のうち一部に応答して前記第1遅延セルの出力信号を補間して第1出力信号及び第2出力信号を発生し、この第1出力信号を前記フィードバック内部クロック信号のうち一つとして前記位相検出器に提供し、この第2出力信号を第1内部クロック信号として出力する第1位相補間と、
前記第2制御信号の他の一部に応答して前記第2遅延セルの出力信号を補間して出力信号を発生し、この出力信号を前記フィードバック内部クロック信号の他の一つとして前記位相検出器に提供する第2位相補間と、
前記第4制御信号に応答して前記第3遅延セルの出力信号を補間して出力信号を発生し、この出力信号を第2内部クロック信号として出力する第3位相補間と、
をさらに備えることを特徴とする請求項1に記載のデューティサイクル補正機能を有する遅延同期ループ回路。 - 前記第1位相補間の前記第1出力信号及び前記第2位相補間の前記出力信号を受信して所定の時間だけ補償遅延させて前記位相検出器に出力する補償遅延器をさらに備えることを特徴とする請求項2に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
- 前記第1制御信号のうち一部は上昇エッジに関するものであり、前記第1制御信号のうち他の一部は下降エッジに関するものであることを特徴とする請求項1に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
- 前記第2制御信号のうち一部は上昇エッジに関するものであり、前記第2制御信号のうち他の一部は下降エッジに関するものであることを特徴とする請求項1に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
- 前記第1制御回路は、
前記アップ信号のうち上昇エッジに関するアップ信号及び前記ダウン信号のうち上昇エッジに関するダウン信号に応答して前記第1制御信号のうち上昇エッジに関する制御信号及び前記第2制御信号のうち上昇エッジに関する制御信号を発生させる上昇エッジ制御回路と、
前記アップ信号のうち下降エッジに関するアップ信号及び前記ダウン信号のうち下降エッジに関するダウン信号に応答して前記第1制御信号のうち下降エッジに関する制御信号及び前記第2制御信号のうち下降エッジに関する制御信号を発生させる下降エッジ制御回路と、
を備えることを特徴とする請求項1に記載のデューティサイクル補正機能を有する遅延同期ループ回路。 - 前記第2制御回路は、
前記アップ信号及び前記ダウン信号に応答してデューティ訂正のためのアップ信号及びデューティ訂正のためのダウン信号を発生させる第1デューティ訂正制御回路と、
前記デューティ訂正のためのアップ信号及び前記デューティ訂正のためのダウン信号に応答して前記第3制御信号及び前記第4制御信号を発生させる第2デューティ訂正制御回路と、
を備えることを特徴とする請求項1に記載のデューティサイクル補正機能を有する遅延同期ループ回路。 - 前記デューティ訂正のためのアップ信号は前記アップ信号のうち上昇エッジに関するアップ信号及び下降エッジに関するアップ信号が全て活性化される時に活性化されることを特徴とする請求項7に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
- 前記デューティ訂正のためのダウン信号は前記ダウン信号のうち上昇エッジに関するダウン信号及び下降エッジに関するダウン信号が全て活性化される時に活性化されることを特徴とする請求項7に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
- 前記第3遅延セルは前記第1遅延セル及び前記第2遅延セル間の真中に位置することを特徴とする請求項1に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
- ロッキングの後、前記第1位相補間の前記第1出力信号は上昇エッジが前記外部クロック信号の上昇エッジにファイン同期されることを特徴とする請求項2に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
- 前記第1位相補間の前記第2出力信号はロッキングの後、前記第1位相補間の前記第1出力信号の上昇エッジに応答して発生するパルスを有する信号であることを特徴とする請求項2に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
- ロッキングの後、前記第2位相補間の前記出力信号は上昇エッジが前記外部クロック信号の下降エッジにファイン同期されることを特徴とする請求項2に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
- 前記第3位相補間の前記出力信号はロッキングの後、デューティが補正された信号の下降エッジに応答して発生するパルスを有する信号であることを特徴とする請求項2に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
- 直列に連結された多数の遅延セルを含む遅延ラインを備える遅延同期ループ回路のデューティサイクル補正方法において、
(a)外部クロック信号及びフィードバック内部クロック信号間の位相差を検出してこれに対応するアップ信号及びダウン信号を発生させる段階と、
(b)前記アップ信号及びダウン信号に応答して前記外部クロック信号及び前記フィードバック内部クロック信号間の位相差をコースロッキングするための第1制御信号及び前記位相差をファインロッキングするための第2制御信号を発生させる段階と、
(c)前記アップ信号及びダウン信号に応答して前記外部クロック信号のコースデューティエラーを訂正するための第3制御信号及びファインデューティエラーを訂正するための第4制御信号を発生させる段階と、
(d)前記第1制御信号のうち上昇エッジに関するものに応答して第1遅延セルの出力信号を選択して出力し、前記第1制御信号のうち下降エッジに関するものに応答して第2遅延セルの出力信号を選択して出力し、また前記第3制御信号に応答して前記第1遅延セル及び前記第2遅延セル間の真中に位置する第3遅延セルの出力信号を選択して出力する段階と、
(e)前記第2制御信号のうち上昇エッジに関するものに応答して前記第1遅延セルの出力信号を補間して第1出力信号及び第2出力信号を発生し、この第1出力信号を前記フィードバック内部クロック信号うちの一つとして提供し、この第2出力信号を第1内部クロック信号として出力する段階と、
(f)前記第2制御信号の下降エッジに関するものに応答して前記第2遅延セルの出力信号を補間して出力信号を発生し、この出力信号を前記フィードバック内部クロック信号の他の一つとして提供する段階と、
(g)前記第4制御信号に応答して前記第3遅延セルの出力信号を補間して出力信号を発生し、この出力信号を第2内部クロック信号として出力する段階と、
を備えることを特徴とするデューティサイクル補正方法。 - 前記(c)段階は、
(c1)前記アップ信号及び前記ダウン信号に応答してデューティ訂正のためのアップ信号及びデューティ訂正のためのダウン信号を発生させる段階と、
(c2)前記デューティ訂正のためのアップ信号及び前記デューティ訂正のためのダウン信号に応答して前記第3制御信号及び前記第4制御信号を発生させる段階と、
を備えることを特徴とする請求項15に記載のデューティサイクル補正方法。 - 前記デューティ訂正のためのアップ信号は前記アップ信号のうち上昇エッジに関するアップ信号及び下降エッジに関するアップ信号が全て活性化される時に活性化されることを特徴とする請求項16に記載のデューティサイクル補正方法。
- 前記デューティ訂正のためのダウン信号は前記ダウン信号のうち上昇エッジに関するダウン信号及び下降エッジに関するダウン信号が全て活性化される時に活性化されることを特徴とする請求項16に記載のデューティサイクル補正方法。
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Cited By (30)
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---|---|---|---|---|
JP2006285950A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | クロックのデューティ調整回路、これを用いた遅延固定ループ回路及びその方法 |
US7161397B2 (en) | 2004-06-30 | 2007-01-09 | Hynix Semiconductor Inc. | Digital delay locked loop capable of correcting duty cycle and its method |
US7282978B2 (en) | 2005-06-30 | 2007-10-16 | Hynix Semiconducter Inc. | Duty cycle correction device |
US7317341B2 (en) | 2005-09-29 | 2008-01-08 | Hynix Semiconductor, Inc. | Duty correction device |
US7358784B2 (en) | 2005-09-29 | 2008-04-15 | Hynix Semiconductor Inc. | Delay locked loop |
JP2008091006A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | 半導体メモリ装置及びその駆動方法 |
US7372311B2 (en) | 2005-03-02 | 2008-05-13 | Hynix Semiconductor Inc. | Delay locked loop for controlling duty rate of clock |
JP2008154210A (ja) * | 2006-12-18 | 2008-07-03 | Hynix Semiconductor Inc | 半導体記憶装置の遅延ロックループ回路 |
US7428286B2 (en) | 2004-04-27 | 2008-09-23 | Hynix Semiconductor Inc. | Duty cycle correction apparatus and method for use in a semiconductor memory device |
US7548100B2 (en) | 2006-04-24 | 2009-06-16 | Hynix Semiconductor Inc. | Delay locked loop |
US7576581B2 (en) | 2007-04-12 | 2009-08-18 | Hynix Semiconductor Inc. | Circuit and method for correcting duty cycle |
US7598783B2 (en) | 2007-01-24 | 2009-10-06 | Hynix Semiconductor Inc. | DLL circuit and method of controlling the same |
US7675337B2 (en) | 2007-02-12 | 2010-03-09 | Hynix Semiconductor Inc. | Duty cycle correcting circuit and duty cycle correcting method |
US7701273B2 (en) | 2007-02-09 | 2010-04-20 | Hynix Semiconductor Inc. | Delay locked loop circuit with duty cycle correction and method of controlling the same |
US7710173B2 (en) | 2008-06-30 | 2010-05-04 | Hynix Semiconductor, Inc. | Duty cycle correction circuit and delay locked loop circuit including the same |
US7750703B2 (en) | 2007-04-12 | 2010-07-06 | Hynix Semiconductor Inc. | Duty cycle correcting circuit |
US7768327B2 (en) | 2006-10-31 | 2010-08-03 | Hynix Semiconductor, Inc. | Delay locked loop of semiconductor device and method for driving the same |
US7800423B2 (en) | 2008-05-19 | 2010-09-21 | Hynix Semiconductor Inc. | Duty correction circuit |
US7948287B2 (en) | 2007-06-28 | 2011-05-24 | Hynix Semiconductor Inc. | DLL circuit of semiconductor memory apparatus |
US8154331B2 (en) | 2009-11-30 | 2012-04-10 | Hynix Semiconductor Inc. | Duty correction circuit |
US8222938B2 (en) | 2010-02-24 | 2012-07-17 | Hynix Semiconductor Inc. | Delay locked loop semiconductor apparatus that models a delay of an internal clock path |
US8299829B2 (en) | 2010-03-19 | 2012-10-30 | Elpida Memory, Inc. | Clock generation circuit, semiconductor device including the same, and method of generating clock signal |
JP2013059034A (ja) * | 2004-09-17 | 2013-03-28 | Nec Corp | クロック生成回路、及びクロック生成方法 |
JP2013138436A (ja) * | 2007-11-08 | 2013-07-11 | Qualcomm Inc | 調整可能デューティサイクル回路 |
US8791740B2 (en) | 2009-07-16 | 2014-07-29 | Qualcomm Incorporated | Systems and methods for reducing average current consumption in a local oscillator path |
US8836397B2 (en) | 2007-09-28 | 2014-09-16 | SK Hynix Inc. | Duty cycle ratio correction circuit |
US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
Families Citing this family (68)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3859624B2 (ja) * | 2003-07-31 | 2006-12-20 | エルピーダメモリ株式会社 | 遅延回路と遅延同期ループ装置 |
US7046058B1 (en) * | 2003-09-24 | 2006-05-16 | Integrated Device Technology, Ltd. | Delayed-locked loop with fine and coarse control using cascaded phase interpolator and variable delay circuit |
KR100605604B1 (ko) * | 2003-10-29 | 2006-07-28 | 주식회사 하이닉스반도체 | 지연 고정 루프 및 그 제어 방법 |
KR100578232B1 (ko) * | 2003-10-30 | 2006-05-12 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
KR100554981B1 (ko) * | 2003-11-20 | 2006-03-03 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
US7116143B2 (en) * | 2004-12-30 | 2006-10-03 | Micron Technology, Inc. | Synchronous clock generator including duty cycle correction |
US7322001B2 (en) * | 2005-10-04 | 2008-01-22 | International Business Machines Corporation | Apparatus and method for automatically self-calibrating a duty cycle circuit for maximum chip performance |
DE102006051292B4 (de) * | 2005-10-26 | 2010-08-19 | Samsung Electronics Co., Ltd. | Takterzeugungsschaltung, Multiphasen-Takterzeuger, Speicherelement, Verfahren zum Erzeugen von Taktsignalen und Verfahren zum Verriegeln der Phase |
KR100714892B1 (ko) * | 2005-10-26 | 2007-05-04 | 삼성전자주식회사 | 클럭신호 발생기 및 이를 구비한 위상 및 지연 동기 루프 |
US7379382B2 (en) | 2005-10-28 | 2008-05-27 | Micron Technology, Inc. | System and method for controlling timing of output signals |
US7439788B2 (en) * | 2005-12-28 | 2008-10-21 | Intel Corporation | Receive clock deskewing method, apparatus, and system |
KR100766373B1 (ko) * | 2005-12-28 | 2007-10-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 클럭 발생장치 |
KR100759786B1 (ko) * | 2006-02-01 | 2007-09-20 | 삼성전자주식회사 | 반도체 장치의 지연동기루프 회로 및 지연동기루프제어방법 |
JP2007243735A (ja) * | 2006-03-09 | 2007-09-20 | Elpida Memory Inc | Dll回路及びそれを備えた半導体装置 |
US7724857B2 (en) * | 2006-03-15 | 2010-05-25 | Agere Systems Inc. | Method and apparatus for improving linearity in clock and data recovery systems |
US7363178B2 (en) * | 2006-05-01 | 2008-04-22 | International Business Machines Corporation | Method and apparatus for measuring the relative duty cycle of a clock signal |
KR100800150B1 (ko) * | 2006-06-30 | 2008-02-01 | 주식회사 하이닉스반도체 | 지연 고정 루프 장치 |
JP4658097B2 (ja) * | 2006-07-27 | 2011-03-23 | パナソニック株式会社 | パルス同期復調装置 |
KR100809692B1 (ko) * | 2006-08-01 | 2008-03-06 | 삼성전자주식회사 | 작은 지터를 갖는 지연동기 루프 회로 및 이의 지터감소방법 |
KR100824790B1 (ko) * | 2006-08-21 | 2008-04-24 | 삼성전자주식회사 | 클록 체배기 및 이를 포함하는 클록 생성기 |
KR100806140B1 (ko) * | 2006-09-01 | 2008-02-22 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
JP2008099002A (ja) * | 2006-10-12 | 2008-04-24 | Elpida Memory Inc | Dll回路 |
US7388795B1 (en) * | 2006-12-28 | 2008-06-17 | Intel Corporation | Modular memory controller clocking architecture |
KR100825800B1 (ko) * | 2007-02-12 | 2008-04-29 | 삼성전자주식회사 | 딜레이 매트릭스를 구비하는 광대역 다중 위상 출력지연동기 루프 회로 |
KR100857447B1 (ko) * | 2007-05-11 | 2008-09-10 | 주식회사 하이닉스반도체 | Dll 회로 |
KR100886354B1 (ko) * | 2007-05-17 | 2009-03-03 | 삼성전자주식회사 | 다중 위상 클럭신호를 사용하는 통신 시스템 및 통신 방법 |
US7728636B2 (en) * | 2007-08-14 | 2010-06-01 | Qimonda Ag | Clock signal synchronizing device with inherent duty-cycle correction capability |
US7870415B2 (en) * | 2007-08-24 | 2011-01-11 | Analog Devices, Inc. | Clock processors in high-speed signal converter systems with data clock aligner sharing error signal produced in duty cycle stabilizer |
US7907661B2 (en) * | 2007-11-14 | 2011-03-15 | Intel Corporation | Testability technique for phase interpolators |
KR100930405B1 (ko) * | 2007-12-11 | 2009-12-08 | 주식회사 하이닉스반도체 | 지연 고정 루프의 지연 회로 및 그 제어 방법 |
US8004335B2 (en) * | 2008-02-11 | 2011-08-23 | International Business Machines Corporation | Phase interpolator system and associated methods |
KR101013444B1 (ko) * | 2008-03-14 | 2011-02-14 | 주식회사 하이닉스반도체 | 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로 |
JP5451012B2 (ja) * | 2008-09-04 | 2014-03-26 | ピーエスフォー ルクスコ エスエイアールエル | Dll回路及びその制御方法 |
US8212610B2 (en) * | 2008-09-19 | 2012-07-03 | Altera Corporation | Techniques for digital loop filters |
KR100956785B1 (ko) * | 2008-10-31 | 2010-05-12 | 주식회사 하이닉스반도체 | Dll 회로 및 그 제어 방법 |
KR101097467B1 (ko) * | 2008-11-04 | 2011-12-23 | 주식회사 하이닉스반도체 | 듀티 감지 회로 및 이를 포함하는 듀티 보정 회로 |
KR101004675B1 (ko) | 2008-12-26 | 2011-01-04 | 주식회사 하이닉스반도체 | 지연고정루프회로 및 지연고정루프회로의 동작방법 |
CN102318192B (zh) * | 2009-02-26 | 2013-11-20 | 松下电器产业株式会社 | 相位调整电路 |
KR20100099545A (ko) * | 2009-03-03 | 2010-09-13 | 삼성전자주식회사 | 지연동기회로 및 그를 포함하는 반도체 메모리 장치 |
KR101100812B1 (ko) * | 2009-05-19 | 2012-01-02 | 투원퓨어텍 주식회사 | 퇴적물 준설이 가능한 비점오염원 저감시설 |
KR20110003189A (ko) * | 2009-07-03 | 2011-01-11 | 삼성전자주식회사 | 듀티 사이클 에러 보정 회로 |
WO2011036516A1 (en) * | 2009-09-24 | 2011-03-31 | Freescale Semiconductor, Inc. | Duty cycle corrector and duty cycle correction method |
KR101030275B1 (ko) * | 2009-10-30 | 2011-04-20 | 주식회사 하이닉스반도체 | 듀티 보정 회로 및 이를 포함하는 클럭 보정 회로 |
CN102142268B (zh) * | 2010-02-02 | 2014-04-30 | 慧荣科技股份有限公司 | 控制装置与其相关控制方法 |
KR101041716B1 (ko) * | 2011-01-26 | 2011-06-14 | 신명옥 | 초기강우 비점오염원 처리시스템 및 방법 |
US8949652B2 (en) | 2011-11-03 | 2015-02-03 | Nvidia Corporation | Glitchless programmable clock shaper |
TWI448081B (zh) * | 2012-01-20 | 2014-08-01 | Nat Univ Chung Cheng | All-digital clock correction circuit and method thereof |
US8742807B1 (en) * | 2012-05-24 | 2014-06-03 | Ambarella, Inc. | Low supply voltage analog phase interpolator |
US9954517B2 (en) | 2012-11-06 | 2018-04-24 | Micron Technology, Inc. | Apparatuses and methods for duty cycle adjustment |
KR20140069978A (ko) * | 2012-11-30 | 2014-06-10 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 듀티비 보정 방법 |
KR101698047B1 (ko) * | 2013-06-28 | 2017-01-19 | 인텔 코포레이션 | 전압 조정기를 위한 펄스 폭 모듈러 |
US9413338B2 (en) | 2014-05-22 | 2016-08-09 | Micron Technology, Inc. | Apparatuses, methods, and circuits including a duty cycle adjustment circuit |
US9584107B2 (en) | 2014-11-26 | 2017-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Delay line circuit |
KR20160076200A (ko) * | 2014-12-22 | 2016-06-30 | 에스케이하이닉스 주식회사 | 듀티 싸이클 검출 회로 및 방법 |
US9634652B1 (en) * | 2015-02-06 | 2017-04-25 | Marvell International Ltd. | Method and apparatus for configuring delay lines |
CN105743463B (zh) | 2016-03-16 | 2019-03-01 | 珠海全志科技股份有限公司 | 时钟占空比校准及倍频电路 |
CN108123705B (zh) * | 2016-11-29 | 2021-01-19 | 比亚迪股份有限公司 | 信号的同步控制方法和装置 |
CN106921370B (zh) * | 2017-02-20 | 2021-04-13 | 江苏旭微科技有限公司 | 时钟信号的占空比调整电路 |
EP3602782B1 (en) * | 2017-03-29 | 2022-10-26 | Intel Corporation | Multiphase signal generator and method for generating phase shifted signals |
JP2019053444A (ja) | 2017-09-13 | 2019-04-04 | 東芝メモリ株式会社 | 半導体集積回路及び半導体装置 |
KR102548858B1 (ko) | 2017-11-27 | 2023-06-28 | 삼성전자주식회사 | 듀티 사이클 보정기 및 그 동작 방법 |
KR20190068033A (ko) * | 2017-12-08 | 2019-06-18 | 삼성전자주식회사 | 지연 고정 루프 회로 및 지연 고정 루프 회로의 구동 방법 |
KR102549549B1 (ko) * | 2018-03-12 | 2023-07-03 | 에스케이하이닉스 주식회사 | 듀티 싸이클 보정 회로 |
CN111585547B (zh) * | 2019-02-15 | 2023-04-07 | 群联电子股份有限公司 | 信号校正电路、存储器存储装置及信号校正方法 |
CN113852370A (zh) * | 2020-06-28 | 2021-12-28 | 深圳市中兴微电子技术有限公司 | 一种相位抖动补偿方法、模块和数字锁相环 |
CN113972910A (zh) * | 2020-07-24 | 2022-01-25 | 瑞昱半导体股份有限公司 | 频率控制装置与频率控制方法 |
KR20220144481A (ko) | 2021-04-20 | 2022-10-27 | 삼성전자주식회사 | 직교 에러 정정 회로 및 이를 포함하는 반도체 메모리 장치 |
US11392163B1 (en) * | 2021-09-23 | 2022-07-19 | Apple Inc. | On-chip supply ripple tolerant clock distribution |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6570944B2 (en) * | 2001-06-25 | 2003-05-27 | Rambus Inc. | Apparatus for data recovery in a synchronous chip-to-chip system |
JPS6481526A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Dll circuit |
KR100393317B1 (ko) * | 1994-02-15 | 2003-10-23 | 람버스 인코포레이티드 | 지연동기루프 |
US5810900A (en) | 1995-01-18 | 1998-09-22 | Owens-Brockway Glass Container Inc. | Method and apparatus for delivering a cased glass stream |
US5757218A (en) * | 1996-03-12 | 1998-05-26 | International Business Machines Corporation | Clock signal duty cycle correction circuit and method |
JP3688392B2 (ja) | 1996-05-31 | 2005-08-24 | 三菱電機株式会社 | 波形整形装置およびクロック供給装置 |
US6125157A (en) | 1997-02-06 | 2000-09-26 | Rambus, Inc. | Delay-locked loop circuitry for clock delay adjustment |
JP3678570B2 (ja) | 1998-01-17 | 2005-08-03 | 日本電気株式会社 | 半導体集積回路 |
US6133861A (en) * | 1998-05-20 | 2000-10-17 | Marvell Technology Group | Selectable delay circuit having immunity to variations in fabrication and operating condition for write precompensation in a read/write channel |
KR100520658B1 (ko) * | 1998-06-30 | 2005-11-30 | 주식회사 하이닉스반도체 | 디지털 듀티율 정정 회로 |
KR100366618B1 (ko) * | 2000-03-31 | 2003-01-09 | 삼성전자 주식회사 | 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법 |
KR100360403B1 (ko) * | 2000-04-10 | 2002-11-13 | 삼성전자 주식회사 | 듀티 싸이클 보정회로 및 방법 |
US7042971B1 (en) * | 2001-06-12 | 2006-05-09 | Lsi Logic Corporation | Delay-locked loop with built-in self-test of phase margin |
US6731147B2 (en) * | 2001-10-29 | 2004-05-04 | Cypress Semiconductor Corp. | Method and architecture for self-clocking digital delay locked loop |
US6671652B2 (en) * | 2001-12-26 | 2003-12-30 | Hewlett-Packard Devlopment Company, L.P. | Clock skew measurement circuit on a microprocessor die |
US6911853B2 (en) * | 2002-03-22 | 2005-06-28 | Rambus Inc. | Locked loop with dual rail regulation |
-
2002
- 2002-10-05 KR KR10-2002-0060814A patent/KR100486268B1/ko not_active IP Right Cessation
-
2003
- 2003-07-14 US US10/619,821 patent/US7184509B2/en not_active Expired - Fee Related
- 2003-07-25 TW TW092120445A patent/TWI281321B/zh not_active IP Right Cessation
- 2003-07-31 DE DE10336300A patent/DE10336300B4/de not_active Expired - Fee Related
- 2003-08-08 IT IT001643A patent/ITMI20031643A1/it unknown
- 2003-08-08 CN CNB031277217A patent/CN100530968C/zh not_active Expired - Fee Related
- 2003-09-24 JP JP2003331074A patent/JP4447874B2/ja not_active Expired - Fee Related
Cited By (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7428286B2 (en) | 2004-04-27 | 2008-09-23 | Hynix Semiconductor Inc. | Duty cycle correction apparatus and method for use in a semiconductor memory device |
US7161397B2 (en) | 2004-06-30 | 2007-01-09 | Hynix Semiconductor Inc. | Digital delay locked loop capable of correcting duty cycle and its method |
US7385428B2 (en) | 2004-06-30 | 2008-06-10 | Hynix Semiconductor, Inc. | Digital delay locked loop capable of correcting duty cycle and its method |
JP2013059034A (ja) * | 2004-09-17 | 2013-03-28 | Nec Corp | クロック生成回路、及びクロック生成方法 |
US7372311B2 (en) | 2005-03-02 | 2008-05-13 | Hynix Semiconductor Inc. | Delay locked loop for controlling duty rate of clock |
US7605626B2 (en) | 2005-03-31 | 2009-10-20 | Hynix Semiconductor Inc. | Clock generator and clock duty cycle correction method |
JP4542032B2 (ja) * | 2005-03-31 | 2010-09-08 | 株式会社ハイニックスセミコンダクター | クロックのデューティ調整回路、これを用いた遅延固定ループ回路及びその方法 |
JP2006285950A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | クロックのデューティ調整回路、これを用いた遅延固定ループ回路及びその方法 |
US7368966B2 (en) | 2005-03-31 | 2008-05-06 | Hynix Semiconductor Inc. | Clock generator and clock duty cycle correction method |
US7282978B2 (en) | 2005-06-30 | 2007-10-16 | Hynix Semiconducter Inc. | Duty cycle correction device |
US7358784B2 (en) | 2005-09-29 | 2008-04-15 | Hynix Semiconductor Inc. | Delay locked loop |
US7317341B2 (en) | 2005-09-29 | 2008-01-08 | Hynix Semiconductor, Inc. | Duty correction device |
US7671646B2 (en) | 2006-04-24 | 2010-03-02 | Hynix Semiconductor, Inc. | Delay locked loop |
US7548100B2 (en) | 2006-04-24 | 2009-06-16 | Hynix Semiconductor Inc. | Delay locked loop |
JP2008091006A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | 半導体メモリ装置及びその駆動方法 |
US7768327B2 (en) | 2006-10-31 | 2010-08-03 | Hynix Semiconductor, Inc. | Delay locked loop of semiconductor device and method for driving the same |
JP2008154210A (ja) * | 2006-12-18 | 2008-07-03 | Hynix Semiconductor Inc | 半導体記憶装置の遅延ロックループ回路 |
US7598783B2 (en) | 2007-01-24 | 2009-10-06 | Hynix Semiconductor Inc. | DLL circuit and method of controlling the same |
US7701273B2 (en) | 2007-02-09 | 2010-04-20 | Hynix Semiconductor Inc. | Delay locked loop circuit with duty cycle correction and method of controlling the same |
US7675337B2 (en) | 2007-02-12 | 2010-03-09 | Hynix Semiconductor Inc. | Duty cycle correcting circuit and duty cycle correcting method |
US8207771B2 (en) | 2007-02-12 | 2012-06-26 | Hynix Semiconductor Inc. | Duty cycle correcting circuit and duty cycle correcting method |
US7750703B2 (en) | 2007-04-12 | 2010-07-06 | Hynix Semiconductor Inc. | Duty cycle correcting circuit |
US7782106B2 (en) | 2007-04-12 | 2010-08-24 | Hynix Semiconductor Inc. | Circuit and method for correcting duty cycle |
US7576581B2 (en) | 2007-04-12 | 2009-08-18 | Hynix Semiconductor Inc. | Circuit and method for correcting duty cycle |
US7948287B2 (en) | 2007-06-28 | 2011-05-24 | Hynix Semiconductor Inc. | DLL circuit of semiconductor memory apparatus |
US8836397B2 (en) | 2007-09-28 | 2014-09-16 | SK Hynix Inc. | Duty cycle ratio correction circuit |
JP2013138436A (ja) * | 2007-11-08 | 2013-07-11 | Qualcomm Inc | 調整可能デューティサイクル回路 |
US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
US7800423B2 (en) | 2008-05-19 | 2010-09-21 | Hynix Semiconductor Inc. | Duty correction circuit |
US7710173B2 (en) | 2008-06-30 | 2010-05-04 | Hynix Semiconductor, Inc. | Duty cycle correction circuit and delay locked loop circuit including the same |
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