CN100530968C - 内部修正占空比的延时锁定环电路及其占空比修正方法 - Google Patents

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Abstract

一种具有占空比修正器(DCC)的延时锁定环(DLL)电路，该电路具有较宽的占空比修正范围，只消耗少量功率，基本没有对工作频率的限制，并且能够改善存储器件的特性。该延时锁定环电路包含一个用于占空比修正的附加环路和多个用于控制输出信号的上升沿和下降沿的环路。因此，该延时锁定环电路能够在不使用混相器的情况下，内部修正占空比。

Description

内部修正占空比的延时锁定环电路及其占空比修正方法
本申请要求于2002年10月5日提交到韩国知识产权局的、序列号为2002-60814的韩国专利申请的优先权，其公开以引用方式全部包含在本文的内容中。
技术领域
本发明涉及一种延时锁定环(Delay Locked Loop，DLL)电路，特别涉及一种用于内部修正占空比的DLL及其占空比修正方法。
背景技术
在例如存储器件和存储器控制器之间的数据传输中，将数据与时钟信号同步之后才发送数据，总线负载和传输频率就有所增加。因此，使数据与时钟信号同步越来越重要。即，对响应于时钟信号把数据载入总线所需的时间进行补偿，以便将数据放置在时钟信号的边缘或中心。在锁相环电路(PhaseLocked Loop，PLL)和延时锁定环(DLL)电路之间，通常在存储器件中使用DLL。
在双倍数据率(Double Data Rate，DDR)接口中，在时钟信号的上升沿和下降沿都输出数据，当时钟信号的占空比不是50％时，上升沿的数据间隔输出与下降沿的数据间隔输出不同。在这种情况下，由于采用更小的数据间隔来定义用于时钟转换的有效数据窗口，就减少了定时边限(timing margin)。因此，需要占空比修正器(Duty Cycle Corrector，DCC)来修正时钟信号的占空比。
图1是具有传统DCC的寄存器控制的DLL 10的方框图。
参照图1，寄存器控制的DLL 10包含相位检测器11、控制电路12、选择电路13、延时链14、第一及第二相位内插器15和补偿延时单元16。
DLL 10具有一个粗略环路和一个精确环路。DLL 10用延时链14，即延时线，来控制粗略锁定间隔的延时，并且使用第一和第二相位内插器15来控制精确锁定间隔的延时。
在传统的现有技术中，第一和第二混相器17连接到第一和第二相位内插器15的输出端，来产生其占空比得到修正的内部时钟信号DLCLK_F和DLCLK_S。第一和第二混相器17各自包含两个反相器21和23，并且具有如图2所示的混相器20的公共输出端。因此，在输入到反相器21的信号IN1的上升沿和输入到反相器23的信号IN2的上升沿之间产生输出信号OUT的上升沿。同样，在输入到反相器21的信号IN1的下降沿和输入到反相器23的信号IN2的下降沿之间产生输出信号OUT的下降沿。
但是，使用混相器20的占空比修正方法有着如下缺陷：第一，DCC的范围与信号IN1及IN2的斜坡有关。即，IN1和IN2的斜坡必须平缓，才能有利于DCC，因此将大容量的电容器C1、C2和C3连接到反相器21及23的输入端和公共输出端。如果一个外部时钟信号ECLK的占空比具有40对60或60对40的比率，DCC可能会工作不正常，同时功率消耗增加，这就限制了工作频率。第二，由于混相器中存在延时，就减少了对于有效输出延时时间(tSAC)的时钟边限。
发明内容
本发明提供一种具有占空比修正器(DCC)的延时锁定环(DLL)电路，这种DLL电路具有较大的占空比修正范围，功率消耗很少，对工作频率的限制很少，并且能够改善存储器件的特性。
本发明同时提供一种DLL占空比修正方法。根据本发明的实施例，具有占空比修正器的延时锁定环电路包含相位检测器、第一控制电路、第二控制电路、延时线单元、第一相位内插器、第二相位内插器和第三相位内插器。
相位检测器检测外部时钟信号和内部时钟反馈信号之间的相位差，并且根据该相位差产生上信号(up-signal)和下信号(down-signal)。第一控制电路，响应于上信号和下信号，产生第一控制信号，用于粗略锁定外部时钟信号和内部时钟反馈信号之间的相位差；并且产生第二控制信号，用于精确锁定所述相位差。第二控制电路，响应于上信号和下信号，产生第三控制信号，用于粗略修正外部时钟信号的占空比；并且产生第四控制信号，用于精确修正外部时钟信号的占空比。
延时线单元包含多个串联的延时单元。延时线单元通过延时单元对外部时钟信号进行延时，响应于某些第一控制信号而选择第一延时单元的输出信号，响应于其余的第一控制信号而选择第二延时单元的输出信号，并且响应于第三控制信号而选择第三延时单元的输出信号。
第一相位内插器，响应于某些第二控制信号，内插第一延时单元的输出信号，产生第一输出信号和第二输出信号，把第一输出信号作为内部时钟反馈信号之一提供给相位检测器，并且把第二输出信号作为第一内部时钟信号输出。第二相位内插器，响应于其余的第二控制信号，内插第二延时单元的输出信号，产生输出信号，并且把输出信号作为另一个内部时钟反馈信号提供给相位检测器。第三相位内插器，响应于第四控制信号，内插第三延时单元的输出信号，产生输出信号，并且把输出信号作为第二内部时钟信号输出。
延时锁定环电路还包括补偿延时单元，该补偿延时单元接受第一相位内插器的第一输出信号和第二相位内插器的输出信号，对其执行预定时间的延时，并且将已延时的第一输出信号和已延时的输出信号输出到相位检测器。
第二控制电路包括第一占空比修正控制电路，响应于上信号和下信号，产生用于占空比修正的上信号和下信号；和第二占空比修正控制电路，响应于用于占空比修正的上信号和下信号，产生第三控制信号和第四控制信号。
当涉及上升沿的上信号和涉及下降沿的上信号都被激活时，用于占空比修正的上信号也被激活。当涉及上升沿的下信号和涉及下降沿的下信号都被激活时，用于占空比修正的下信号也被激活。
第三延时单元处于第一延时单元和第二延时单元之间的中心处。
锁定后，第一相位内插器的第一输出信号的上升沿与外部时钟信号的上升沿精确同步。第一相位内插器的第二输出信号具有响应于锁定后的第一相位内插器的第一输出信号的上升沿而产生的脉冲。锁定后，第二相位内插器的输出信号的上升沿与外部时钟信号的下降沿精确同步。第三相位内插器的输出信号具有响应于锁定后的其占空比已得到修正的信号的下降沿而产生的脉冲。
根据本发明的另一个方面，在实施例中提供一种延时锁定环电路的占空比修正方法，该延时锁定环电路具有包含多个串联连接的延时单元的延时线单元，该方法包括以下步骤(a)到(g)：
在步骤(a)中，检测外部时钟信号和内部时钟反馈信号之间的相位差，并且根据该相位差产生上信号和下信号。在步骤(b)中，响应于上信号和下信号，产生第一控制信号，用于粗略锁定外部时钟信号和内部时钟反馈信号之间的相位差；并且产生第二控制信号，用于精确锁定上述相位差。在步骤(c)中，产生第三控制信号，用于粗略修正外部时钟信号的占空比误差；并且产生第四控制信号，用于精确修正外部时钟信号的占空比误差。
在步骤(d)中，响应于涉及上升沿的第一控制信号，选择第一延时单元的输出信号；响应于涉及下降沿的第一控制信号，选择第二延时单元的输出信号；并且响应于第三控制信号，选择处于第一延时单元和第二延时单元之间的中心处的第三延时单元的输出信号。
在步骤(e)中，响应于涉及上升沿的第二控制信号，内插第一延时单元的输出信号；产生第一输出信号和第二输出信号；把第一输出信号作为内部时钟反馈信号之一提供；并且把第二输出信号作为第一内部时钟信号输出。在步骤(f)中，响应于涉及下降沿的第二控制信号，内插第二延时单元的输出信号；产生输出信号；并且把该输出信号作为另一个内部时钟反馈信号提供。在步骤(g)中，响应于第四控制信号，内插第三延时单元的输出信号；产生输出信号，并且把该输出信号作为第二内部时钟信号输出。
步骤(c)还可包括：响应于上信号和下信号，产生用于占空比修正的上信号和下信号；并且响应于用于占空比修正的上信号和下信号，产生第三控制信号和第四控制信号。当涉及上升沿的上信号和涉及下降沿的上信号都被激活时，用于占空比修正的上信号也被激活。当涉及上升沿的下信号和涉及下降沿的下信号都被激活时，用于占空比修正的下信号也被激活。
附图说明
通过下面参照附图，对示例性实施例进行的详细说明，本发明的上述和其他特点和优点将会更加清楚。
图1是具有传统占空比修正器(DCC)的寄存器控制的延时锁定环电路(DLL)的方框图；
图2是图1所示混相器的电路图；
图3是根据本发明的实施例的具有占空比修正器(DCC)的DLL的方框图；
图4是图3所示第一控制电路的详细方框图；
图5是图3所示第二控制电路的详细方框图；
图6是图5所示第一占空比修正控制电路的详细电路图；
图7是图5所示第二占空比修正控制电路的详细电路图；
图8是图3所示延时线单元的详细方框图；和
图9A和9B是说明根据本发明的实施例的具有图3所示DCC的DLL的操作的时序图。
具体实施方式
附图示出本发明的优选实施例，以下将参照附图，更全面地说明本发明。
图3是根据本发明的实施例的具有占空比修正器(DCC)的DLL 30的方框图。
参照图3，DLL 30包含相位检测器31、第一控制电路32、第二控制电路33、延时线单元34、第一相位内插器35、第二相位内插器36、第三相位内插器37和补偿延时单元38。
DLL 30能够修正占空比。用于双倍数据率(DDR)系统的传统DLL包含两个用来控制上升沿和下降沿的环路，还包含一个用来修正占空比的混相器。相反，在DLL 30中包含另一个环路，用于替代混相器来修正占空比。即，在图1所示的传统DLL中，增加第二控制电路33和第三相位内插器37，同时延时线单元34的配置和操作与图1所示的传统DLL的延时链14和选择电路13不同。
相位检测器31检测外部时钟信号ECLK和补偿延时单元38的输出信号之间的相位差，来产生相应于外部时钟信号ECLK和该输出信号的上信号UP_F/S和下信号DN_F/S。补偿延时单元38接收内部时钟反馈信号，即第一相位内插器35的输出信号DLCLK_F_R的反相信号/DLCLK_F_R和第二相位内插器36的输出信号DLCLK_S_R，并在预定时间内对其进行延时。该预定时间表示半导体存储器件的数据通路的延时，即响应于外部时钟信号ECLK，通过数据通路将输出数据输出到输出端衰减器所需的时间。
DLL中可不必包含补偿延时单元38。在这种情况下，将内部时钟反馈信号/DLCLK_F_R和DLCLK_S_R直接输入到相位检测器31。
第一控制电路32响应于上信号UP_F/S和下信号DN_F/S，产生第一控制信号EUP_F/S、EDN_F/S、OUP_F/S和ODN_F/S，以便对外部时钟信号ECLK与内部时钟反馈信号/DLCLK_F_R和/DLCLK_S_R之间的相位差进行粗略锁定，并且产生第二控制信号WUP_F/S和WDN_F/S，以便对外部时钟信号ECLK与内部时钟反馈信号/DLCLK_F_R和/DLCLK_S_R之间的相位差进行精确锁定。
第二控制电路33响应于上信号UP_F/S和下信号DN_F/S，产生第三控制信号EUP_C、EDN_C、OUP_C和ODN_C，以便对外部时钟信号ECLK的占空比误差进行粗略修正，并且产生第四控制信号WUP_C和WDN_C，以便对外部时钟信号ECLK的占空比误差进行精确修正。后面将详细说明第一控制电路32和第二控制电路33的配置和操作。
后带“F”的信号涉及时钟信号的上升沿，后带“S”的信号涉及时钟信号的下降沿。后带“C”的信号涉及时钟信号的占空比。
第一控制信号EUP_F/S、EDN_F/S、OUP_F/S和ODN_F/S及第三控制信号EUP_C、EDN_C、OUP_C和ODN_C用来控制粗略锁定间隔的延时，并且被输入到延时线单元34。第二控制信号WUP_F/S和WDN_F/S及第四控制信号WUP_C和WDN_C用来控制精确锁定间隔的延时。第二控制信号WUP_F/S和WDN_F/S被输入到第一相位内插器35和第二相位内插器36，第四控制信号WUP_C和WDN_C被输入到第三相位内插器37。
延时线单元34包含选择电路34a和延时链34b。延时链34b包含多个串联连接的延时单元，并且通过延时单元对外部时钟信号ECLK进行延时。
具体地说，延时线单元34响应于第一控制信号EUP_F/S、EDN_F/S、OUP_F/S和ODN_F/S中涉及上升沿的控制信号EUP_F、EDN_F、OUP_F和ODN_F，选择和输出延时链34b中两个彼此相邻的第一延时单元(例如第21延时单元和第22延时单元)的输出信号EOUT_F和OOUT_F。此外，延时线单元34响应于第一控制信号EUP_F/S、EDN_F/S、OUP_F/S和ODN_F/S中涉及下降沿的控制信号EUP_F、EDN_F、OUP_F和ODN_F，选择和输出延时链34b中两个彼此相邻的第二延时单元(例如第15延时单元和第16延时单元)的输出信号EOUT_S和OOUT_S。而且，延时线单元34响应于第三控制信号EUP_C、EDN_C、OUP_C和ODN_C，选择和输出延时链34b中处于第一延时单元和第二延时单元之间的中心处的两个彼此相邻的第三延时单元(例如第18延时单元和第19延时单元)的输出信号EOUT_C和OOUT_C。这样，延时线单元34就能够控制粗略锁定间隔的延时。
选择电路34a响应于第一控制信号EUP_F/S、EDN_F/S、OUP_F/S和ODN_F/S中涉及上升沿的控制信号EUP_F、EDN_F、OUP_F和ODN_F，产生选择信号SEL1_F至SELn_F；响应于第一控制信号EUP_F/S、EDN_F/S、OUP_F/S和ODN_F/S中涉及下降沿的控制信号EUP_S、EDN_S、OUP_S和ODN_S，产生选择信号SEL1_S至SELn_S；并且响应于第三控制信号EUP_C、EDN_C、OUP_C和ODN_C，产生选择信号SEL1_C至SELn_C。
选择信号SEL1_F至SELn_F是用于选择延时链34b中的两个第一延时单元的输出信号EOUT_F和OOUT_F的信号，以便降低外部时钟信号ECLK的上升沿与内部时钟反馈信号/DLCLK_F_R的上升沿之间的相位差。选择信号SEL1_S至SELn_S是用于选择延时链34b中的两个第二延时单元的输出信号EOUT_S和OOUT_S的信号，以便降低外部时钟信号ECLK的下降沿和内部时钟反馈信号DLCLK_S_R的下降沿之间的相位差。选择信号SEL1_C至SELn_C是用于选择延时链34b中的两个第三延时单元的输出信号EOUT_C和OOUT_C的信号，以便把占空比调整到50％。
为了控制涉及精确锁定间隔中的相位的精确延时，第一延时单元的输出信号EOUT_F和OOUT_F被输入到第一相位内插器35，第二延时单元的输出信号EOUT_S和OOUT_S被输入到第二相位内插器36。为了控制涉及精确锁定间隔中的占空比的精确延时，第三延时单元的输出信号EOUT_C和OOUT_C被输入到第三相位内插器。
第一相位内插器35响应于加权信息信号，即第一控制电路32输入的第二控制信号WUP_F和WDN_F，内插第一延时单元的输出信号EOUT_F和OOUT_F；以及产生第一输出信号DLCLK_F_R和第二输出信号DLCLK_F。第一输出信号DLCLK_F_R作为内部时钟反馈信号之一、经反相器39提供给补偿延时单元38，第二输出信号DLCLK_F用作存储器件的一个内部时钟信号。
第二相位内插器3 6响应于加权信息信号，即第一控制电路32输入的第二控制信号WUP_S和WDN_S，内插第二延时单元的输出信号EOUT_S和OOUT_S；以及产生输出信号DLCLK_S_R。输出信号DLCLK_S_R作为另一个内部时钟反馈信号、提供给补偿延时单元38。
第三相位内插器37响应于加权信息信号，即第二控制电路33输入的第四控制信号WUP_C和WDN_C，内插第三延时单元的输出信号EOUT_C和OOUT_C，以及产生输出信号DLCLK_C。输出信号DLCLK_C用作存储器件的另一个内部时钟信号。
如图9A和9B的时序图所示，锁定后，第一相位内插器35的第一输出信号DLCLK_F_R的上升沿与外部时钟信号的上升沿精确同步。第一相位内插器35的第二输出信号DLCLK_F具有响应于锁定后的第一输出信号DLCLK_F_R的上升沿而产生的脉冲。锁定后，第二相位内插器36的输出信号DLCLK_S_R的上升沿与外部时钟信号ECLK的下降沿精确同步。第三相位内插器37的第三输出信号DLCLK_C具有响应于锁定后的其占空比被调整到50％的信号的下降沿而产生的脉冲。
图4是如图3所示的第一控制电路32的详细方框图。参照图4，第一控制电路32包含上升沿控制电路41和下降沿控制电路43。
上升沿控制电路41响应于涉及上升沿的上信号UP_F和下信号DN_F，产生第一控制信号中涉及上升沿的控制信号EUP_F、EDN_F、OUP_F和ODN_F，以及产生第二控制信号中涉及上升沿的控制信号WUP_F和WDN_F。下降沿控制电路43响应于涉及下降沿的上信号UP_S和下信号DN_S，产生第一控制信号中涉及下降沿的控制信号EUP_S、EDN_S、OUP_S和ODN_S，以及产生第二控制信号中涉及下降沿的控制信号WUP_S和WDN_S。
以下将参照图9A和9B的时序图说明上升沿控制电路41和下降沿控制电路43的操作。
图5是图3所示的第二控制电路33的详细方框图。参照图5，第二控制电路33包含第一占空比修正控制电路51和第二占空比修正控制电路53。
第一占空比修正控制电路51响应于上信号UP_F和UP_S及下信号DN_F和DN_S，产生用于占空比修正的上信号UP_C和下信号DN_C。第二占空比修正控制电路53响应于用于占空比修正的上信号UP_C和下信号DN_C，产生第三控制信号EUP_C、EDN_C、OUP_C和ODN_C及第四控制信号WUP_C和WDN_C。
具体来说，当涉及上升沿的上信号UP_F和涉及下降沿的上信号UP_S都被激活时，第一占空比修正控制电路51激活用于占空比修正的上信号UP_C，以便能够选择延时线单元34中处于第一延时单元和第二延时单元之间的中心处的第三延时单元的输出信号EOUT_C和OOUT_C。此外，当涉及上升沿的下信号DN_F和涉及下降沿的下信号DN_S都被激活时，第一占空比修正控制电路51激活用于占空比修正的下信号DN_C。
图6是图5的第一占空比修正控制电路51的详细电路图，图7是图5的第二占空比修正控制电路53的详细电路图。
参照图6，第一占空比修正控制电路51包含与非门61和62及反相器63和64。参照图7，第二占空比修正控制电路53包含控制电路71、与非门72至79和84至85、以及反相器80至83。以下将参照图9的时序图，详细说明第一占空比修正控制电路51和第二占空比修正控制电路53的操作。
图8是图3的延时线单元34的详细方框图。
参照图8，延时线单元34包含选择电路34a和延时链34b。延时链34b包含多个串联连接的延时单元B1至Bn，可通过延时单元对外部时钟信号ECLK进行延时。
选择电路34a包含多个选择器A1到An。如上所述，选择电路34a响应于第一控制信号中涉及上升沿的控制信号EUP_F、EDN_F、OUP_F和ODN_F，产生选择信号SEL1_F至SELn_F；并且响应于第一控制信号中涉及下降沿的控制信号EUP_S、EDN_S、OUP_S和ODN_S，产生选择信号SEL1_S至SELn_S；并且响应于第三控制信号EUP_C、EDN_C、OUP_C和ODN_C，产生选择信号SEL1_C至SELn_C。
选择信号SEL1_F至SELn_F用于选择延时链34b中两个彼此相邻的第一延时单元的输出信号EOUT_F和OOUT_F，它们被成对激活。选择信号SEL1_S至SELn_S用于选择延时链34b中两个彼此相邻的第二延时单元的输出信号EOUT_S和OOUT_S，它们被成对激活。选择信号SEL1_C至SELn_C用于选择延时链34b中两个彼此相邻的第三延时单元的输出信号EOUT_C和OOUT_C的，它们被成对激活。
因此，响应于第一控制信号中涉及上升沿的控制信号EUP_F、EDN_F、OUP_F和ODN_F，激活两个彼此相邻的第一延时单元(例如第21和第22延时单元B21和B22)的两个选择信号SEL21_F和SEL22_F，这样就选择和输出延时单元B21和B22的输出信号EOUT_F和OOUT_F。此外，响应于第一控制信号中涉及下降沿的控制信号EUP_S、EDN_S、OUP_S和ODN_S，激活两个彼此相邻的第二延时单元(例如第15和第16延时单元B15和B16)的两个选择信号SEL15_F和SEL16_F，这样就选择和输出延时单元B15和B16的输出信号EOUT_S和OOUT_S。而且，响应于第三控制信号EUP_C、EDN_C、OUP_C和ODN_C，激活处于第一延时单元和第二延时单元之间的中心处的两个彼此相邻的第三延时单元(例如第18和第19延时单元B18和B19)的两个选择信号SEL18_F和SEL19_F，这样就选择和输出延时单元B18和B19的输出信号EOUT_C和OOUT_C。
图9A和图9B是根据本发明的实施例的具有DCC的DLL的操作的时序图。现在参考图9A和9B，对DLL的操作和占空比修正方法进行详细说明。
如果将具有并非50％的占空比的外部时钟信号ECLK输入到DLL，将内部时钟反馈信号，即第一相位内插器35的输出信号DLCLK_F_R的反相信号/DLCLK_F_R和第二相位内插器36的输出信号DLCLK_S_R，输入到补偿延时单元38，并对其执行预定时间的延时。随后，相位检测器31检测外部时钟信号ECLK与补偿延时单元38的输出信号之间的相位差，并且产生上信号UP_F和UP_S及下信号DN_F和DN_S。
响应于上信号UP_F和UP_S及下信号DN_F和DN_S，在第一控制电路32中产生控制信号EUP_F、OUP_F、EDN_F、ODN_F、EUP_S、OUP_S、EDN_S和ODN_S，用于对外部时钟信号ECLK与内部时钟反馈信号/DLCLK_F_R和DLCLK_S_R之间的相位差进行粗略锁定；并且产生控制信号WUP_F、WDN_F、WUP_S和WDN_S，用于进行精确锁定。
如图9A和9B中的时序图所示，产生分别对应于信号UP_F的偶数周期和奇数周期的信号EUP_F和OUP_F。产生分别对应于信号UP_S的偶数周期和奇数周期的信号EUP_S和OUP_S。产生分别对应于信号DN_F的偶数周期和奇数周期的信号EDN_F和ODN_F。产生分别对应于信号DN_S的偶数周期和奇数周期的信号EDN_S和ODN_S。
响应于上信号UP_F和UP_S及下信号DN_F和DN_S，在第二控制电路33中产生用于占空比修正的上信号UP_C和用于占空比修正的下信号DN_C。当涉及上升沿的上信号UP_F和涉及下降沿的上信号UP_S都被激活到逻辑状态“高”时，用于占空比修正的上信号UP_C也被激活到逻辑状态“高”。同样，当涉及上升沿的下信号DN_F和涉及下降沿的下信号DN_S都被激活到逻辑状态“高”时，用于占空比修正的下信号DN_C也被激活到逻辑状态“高”。在图9的时序图中，涉及上升沿的上信号UP_F和涉及下降沿的上信号UP_S都被激活，而涉及上升沿的下信号DN_F和涉及下降沿的下信号DN_S未被激活。
随后，响应于用于占空比修正的上信号UP_C和下信号DN_C，在第二控制电路33中产生第三控制信号EUP_C、EDN_C、OUP_C和ODN_S，用于对外部时钟信号ECLK进行占空比误差的粗略修正；并且产生第四控制信号WUP_C和WDN_C，用于进行占空比误差的精确修正。
产生分别对应于信号UP_C的偶数周期和奇数周期的信号EUP_C和OUP_C。产生分别对应于信号DN_C的偶数周期和奇数周期的信号EDN_C和ODN_C。
随后，在延时线单元34中，响应于第一控制信号EUP_F、OUP_F、EDN_F、ODN_F、EUP_S、OUP_S、EDN_S和ODN_S中涉及上升沿的控制信号EUP_F、EDN_F、OUP_F和ODN_F，把两个彼此相邻的第一延时单元(例如第21和第22延时单元)的两个选择信号SEL21_F和SEL22_F激活到逻辑状态“高”。这样，第21和22延时单元的输出信号被选择，并作为输出信号EOUT_F和OOUT_F输出。
而且，在延时线单元34中，响应于第一控制信号EUP_F、OUP_F、EDN_F、ODN_F、EUP_S、OUP_S、EDN_S和ODN_S中涉及下降沿的控制信号EUP_S、EDN_S、OUP_S和ODN_S，把两个彼此相邻的第二延时单元(例如第15和第16延时单元)的两个选择信号SEL15_S和SEL16_S激活到逻辑状态“高”。这样，第15和16延时单元的输出信号被选择，并作为输出信号EOUT_S和OOUT_S输出。
在延时线单元34中，响应于第三控制信号EUP_C、EDN_C、OUP_C和ODN_C，把两个彼此相邻的处于第一延时单元和第二延时单元之间的中心处的第三延时单元(例如第18和第19延时单元)的两个选择信号SEL18_C和SEL19_C激活到逻辑“高”状态。这样，第18和19延时单元的输出信号被选择，并作为输出信号EOUT_C和OOUT_C输出。因此，输出信号EOUT_F和OOUT_F、输出信号EOUT_S和OOUT_S及输出信号EOUT_C和OOUT_C，被相对外部时钟信号ECLK粗略锁定。
随后，在第一相位内插器35中，响应于第二控制信号WUP_F和WDN_F，内插输出信号EOUT_F和OOUT_F，并且产生其上升沿与外部时钟信号的上升沿同步的信号DLCLK_F_R。同时，产生第一内部时钟信号DLCLK_F，该信号具有响应于DLCLK_F_R的上升沿而产生的脉冲。将信号DLCLK_F_R反相，并且作为内部时钟反馈信号之一提供给补偿延时单元38，第一内部时钟信号DLCLK_F用作存储器件中的一个内部时钟信号。
在第二相位内插器36中，响应于第二控制信号WUP_S和WDN_S，内插输出信号EOUT_S和OOUT_S，并且产生其上升沿与外部时钟信号ECLK的下降沿精确同步的信号DLCLK_S_R。信号DLCLK_S_R作为另一个内部时钟反馈信号，提供给补偿延时单元38。
在第三相位内插器37中，响应于第四控制信号WUP_C和WDN_C，内插输出信号EOUT_C和OOUT_C，并且产生第二内部时钟信号DLCLK_C，该信号的上升沿在信号DLCLK_S_R的上升沿和信号DLCLK_F_R的下降沿之间的中心处开始。结果，第二内部时钟信号DLCLK_C的上升沿与具有50％占空比的理想外部时钟信号ECLK′的下降沿同步。第二内部时钟信号DLCLK_C用作存储器件中的另一个内部时钟信号。
如上所述，在根据本实施例的DLL电路中，即使输入具有非50％占空比的外部时钟信号ECLK，通过产生其上升沿与外部时钟信号ECLK的上升沿同步的第一内部时钟信号DLCLK_F，以及产生其上升沿与理想外部时钟信号ECLK′的下降沿同步的第二内部时钟信号DLCLK_C，可以把占空比修正为50％。
如果输入具有50％占空比的理想外部时钟信号ECLK′，在延时线单元34中选择两个彼此相邻的延时单元，并且从所选择的延时单元中输出输出信号EOUT_F和OOUT_F、输出信号EOUT_S和OOUT_S及输出信号EOUT_C和OOUT_C。结果，反馈信号DLCLK_F_R的上升沿与理想外部时钟信号ECLK′的上升沿同步，反馈信号DLCLK_S_R的上升沿与理想外部时钟信号ECLK′的下降沿同步。因此，第一内部时钟信号DLCLK_F的上升沿与理想外部时钟信号ECLK′的上升沿同步，第二内部时钟信号DLCLK_S的上升沿与理想外部时钟信号ECLK′的下降沿同步。
如上所述，根据本发明的DLL电路在不使用混相器的情况下，就可以内部修正占空比。由于不包含混相器，DLL电路可以具有较宽的占空比修正范围，只消耗很少的功率，基本没有对工作频率的限制，并且能够改善存储器件的特性。
虽然已经参照本发明的示例性实施例，具体示出和说明了本发明，本领域的普通技术人员应该理解，在不脱离所附的权利要求所限定的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (17)

1.一种具有占空比修正器的延时锁定环电路，所述延时锁定环电路包括：
相位检测器，用于检测外部时钟信号与内部时钟反馈信号之间的相位差，并且根据所述相位差产生上信号和下信号；
第一控制电路，用于响应于所述上信号和所述下信号，产生第一控制信号，用于粗略锁定所述外部时钟信号与所述内部时钟反馈信号之间的相位差，并且产生第二控制信号，用于精确锁定所述相位差；
第二控制电路，用于响应于所述上信号和所述下信号，产生第三控制信号，用于所述外部时钟信号的占空比误差的粗略修正，并且产生第四控制信号，用于所述外部时钟信号的占空比误差的精确修正；
延时线单元，包含多个串联连接的延时单元，通过所述延时单元对所述外部时钟信号进行延时，响应于第一组第一控制信号，从所述多个延时单元中选择第一延时单元的输出信号，响应于第二组第一控制信号，从所述多个延时单元中选择第二延时单元的输出信号，响应于所述第三控制信号，从所述多个延时单元中选择第三延时单元的输出信号；
第一相位内插器，响应于第一组第二控制信号，内插所述第一延时单元的所述输出信号，产生第一输出信号和第二输出信号，把所述第一输出信号作为内部时钟反馈信号之一提供给所述相位检测器，并且把所述第二输出信号作为第一内部时钟信号输出；
第二相位内插器，响应于第二组第二控制信号，内插所述第二延时单元的所述输出信号，产生输出信号，并且把所述输出信号作为另一个所述内部时钟反馈信号提供给所述相位检测器；以及
第三相位内插器，响应于所述第四控制信号，内插所述第三延时单元的所述输出信号，产生输出信号，并且把所述输出信号作为第二内部时钟信号输出。
2.如权利要求1所述的延时锁定环电路，其中，所述第一组第一控制信号涉及所述外部时钟信号的上升沿，所述第二组第一控制信号涉及所述外部时钟的下降沿。
3.如权利要求2所述的延时锁定环电路，其中，所述第一组第二控制信号涉及所述外部时钟信号的上升沿，所述第二组第二控制信号涉及所述外部时钟的下降沿。
4.如权利要求3所述的延时锁定环电路，其中，所述第一控制电路包括：
上升沿控制电路，响应于涉及所述上升沿的上信号和下信号，产生所述第一控制信号中涉及所述上升沿的控制信号，并且产生所述第二控制信号中涉及所述上升沿的控制信号；和
下降沿控制电路，响应于涉及所述下降沿的上信号和下信号，产生所述第一控制信号中涉及所述下降沿的控制信号，并且产生所述第二控制信号中涉及所述下降沿的控制信号。
5.如权利要求3所述的延时锁定环电路，其中，所述第二控制电路包括：
第一占空比修正控制电路，响应于所述上信号和所述下信号，产生用于占空比修正的上信号和下信号；和
第二占空比修正控制电路，响应于用于占空比修正的所述上信号和所述下信号，产生所述第三控制信号和所述第四控制信号。
6.如权利要求5所述的延时锁定环电路，其中，当涉及所述上升沿的所述上信号和涉及所述下降沿的所述上信号都被激活时，用于占空比修正的所述上信号也被激活。
7.如权利要求5所述的延时锁定环电路，其中，当涉及所述上升沿的所述下信号和涉及所述下降沿的所述下信号都被激活时，用于占空比修正的所述下信号也被激活。
8.如权利要求1所述的延时锁定环电路，其中，在所述第一延时单元和所述第二延时单元之间的中心处选择所述第三延时单元。
9.如权利要求1所述的延时锁定环电路，还包括：
补偿延时单元，接收所述第一相位内插器的所述第一输出信号和所述第二相位内插器的所述输出信号，对这些信号进行预定时间的延时，并且将所述第一相位内插器的已延时的第一输出信号和所述第二相位内插器的已延时的输出信号输出到所述相位检测器。
10.如权利要求1所述的延时锁定环电路，其中，在锁定后，所述第一相位内插器的所述第一输出信号的上升沿与所述外部时钟信号的所述上升沿精确同步。
11.如权利要求1所述的延时锁定环电路，其中，所述第一相位内插器的所述第二输出信号具有响应于锁定后的所述第一相位内插器的所述第一输出信号的上升沿而产生的脉冲。
12.如权利要求1所述的延时锁定环电路，其中，在锁定后，所述第二相位内插器的所述输出信号的上升沿与所述外部时钟信号的所述下降沿精确同步。
13.如权利要求1所述的延时锁定环电路，其中，所述第三相位内插器的所述输出信号具有响应于锁定后的其占空比已得到修正的信号的下降沿而产生的脉冲。
14.一种用于在延时锁定环电路中修正时钟信号占空比的方法，所述延时锁定环电路具有包含多个串联连接的延时单元的延时线单元，所述方法包括如下步骤：
(a)检测外部时钟信号和内部时钟反馈信号之间的相位差，并且根据所述相位差产生上信号和下信号；
(b)响应于所述上信号和所述下信号，产生第一控制信号，用于粗略锁定所述外部时钟信号与所述内部时钟反馈信号之间的相位差，并且产生第二控制信号，用于精确锁定所述相位差，所述第一和第二控制信号各自都包括某些涉及所述外部时钟信号的上升沿的信号和某些涉及所述外部时钟信号的下降沿的信号；
(c)响应于所述上信号和所述下信号，产生第三控制信号，用于所述外部时钟信号的占空比误差的粗略修正，并且产生第四控制信号，用于所述外部时钟信号的占空比误差的精确修正；
(d)响应于涉及所述上升沿的所述第一控制信号，从所述多个延时单元中选择第一延时单元的输出信号，响应于涉及所述下降沿的所述第一控制信号，从所述多个延时单元中选择第二延时单元的输出信号，并且响应于所述第三控制信号，从所述多个延时单元中选择第三延时单元的输出信号，所述第三延时单元处于所述第一延时单元和所述第二延时单元之间；
(e)响应于涉及所述上升沿的所述第二控制信号，内插所述第一延时单元的所述输出信号，产生第一输出信号和第二输出信号，把所述第一输出信号作为内部时钟反馈信号之一提供；并且把所述第二输出信号作为第一内部时钟信号输出；
(f)响应于涉及所述下降沿的所述第二控制信号，内插所述第二延时单元的所述输出信号，产生输出信号，并且把所述输出信号作为另一个所述内部时钟反馈信号提供；
(g)响应于所述第四控制信号，内插所述第三延时单元的所述输出信号，产生输出信号，并且把所述输出信号作为第二内部时钟信号输出。
15.如权利要求14所述的方法，其中，步骤(c)包括如下步骤：
(c1)响应于所述上信号和所述下信号，产生用于占空比修正的上信号和下信号；和
(c2)响应于用于占空比修正的所述上信号和所述下信号，产生所述第三控制信号和所述第四控制信号。
16.如权利要求14所述的方法，其中，当涉及所述上升沿的所述上信号和涉及所述下降沿的所述上信号都被激活时，用于占空比修正的所述上信号也被激活。
17.如权利要求14所述的方法，其中，当涉及所述上升沿的所述下信号和涉及所述下降沿的所述下信号都被激活时，用于占空比修正的所述下信号也被激活。
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Families Citing this family (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3859624B2 (ja) * 2003-07-31 2006-12-20 エルピーダメモリ株式会社 遅延回路と遅延同期ループ装置
US7046058B1 (en) * 2003-09-24 2006-05-16 Integrated Device Technology, Ltd. Delayed-locked loop with fine and coarse control using cascaded phase interpolator and variable delay circuit
KR100605604B1 (ko) * 2003-10-29 2006-07-28 주식회사 하이닉스반도체 지연 고정 루프 및 그 제어 방법
KR100578232B1 (ko) * 2003-10-30 2006-05-12 주식회사 하이닉스반도체 지연 고정 루프
KR100554981B1 (ko) * 2003-11-20 2006-03-03 주식회사 하이닉스반도체 지연 고정 루프
KR100673885B1 (ko) 2004-04-27 2007-01-26 주식회사 하이닉스반도체 반도체 기억 소자의 듀티 싸이클 교정 장치 및 그 방법
KR100645461B1 (ko) * 2004-06-30 2006-11-15 주식회사 하이닉스반도체 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프 및그의 제어 방법
US8242814B2 (en) * 2004-09-17 2012-08-14 Nec Corporation Clock generating circuit and clock generating method
US7116143B2 (en) * 2004-12-30 2006-10-03 Micron Technology, Inc. Synchronous clock generator including duty cycle correction
KR100713082B1 (ko) 2005-03-02 2007-05-02 주식회사 하이닉스반도체 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프
KR100696957B1 (ko) * 2005-03-31 2007-03-20 주식회사 하이닉스반도체 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법
KR100668853B1 (ko) * 2005-06-30 2007-01-16 주식회사 하이닉스반도체 듀티비 보정 장치
KR100701423B1 (ko) * 2005-09-29 2007-03-30 주식회사 하이닉스반도체 듀티 보정 장치
KR100810070B1 (ko) * 2005-09-29 2008-03-06 주식회사 하이닉스반도체 지연고정루프
US7322001B2 (en) * 2005-10-04 2008-01-22 International Business Machines Corporation Apparatus and method for automatically self-calibrating a duty cycle circuit for maximum chip performance
DE102006051292B4 (de) * 2005-10-26 2010-08-19 Samsung Electronics Co., Ltd. Takterzeugungsschaltung, Multiphasen-Takterzeuger, Speicherelement, Verfahren zum Erzeugen von Taktsignalen und Verfahren zum Verriegeln der Phase
KR100714892B1 (ko) * 2005-10-26 2007-05-04 삼성전자주식회사 클럭신호 발생기 및 이를 구비한 위상 및 지연 동기 루프
US7379382B2 (en) 2005-10-28 2008-05-27 Micron Technology, Inc. System and method for controlling timing of output signals
KR100766373B1 (ko) * 2005-12-28 2007-10-11 주식회사 하이닉스반도체 반도체 메모리의 클럭 발생장치
US7439788B2 (en) * 2005-12-28 2008-10-21 Intel Corporation Receive clock deskewing method, apparatus, and system
KR100759786B1 (ko) * 2006-02-01 2007-09-20 삼성전자주식회사 반도체 장치의 지연동기루프 회로 및 지연동기루프제어방법
JP2007243735A (ja) * 2006-03-09 2007-09-20 Elpida Memory Inc Ｄｌｌ回路及びそれを備えた半導体装置
US7724857B2 (en) * 2006-03-15 2010-05-25 Agere Systems Inc. Method and apparatus for improving linearity in clock and data recovery systems
KR100776903B1 (ko) 2006-04-24 2007-11-19 주식회사 하이닉스반도체 지연 고정 루프
US7363178B2 (en) * 2006-05-01 2008-04-22 International Business Machines Corporation Method and apparatus for measuring the relative duty cycle of a clock signal
KR100800150B1 (ko) * 2006-06-30 2008-02-01 주식회사 하이닉스반도체 지연 고정 루프 장치
JP4658097B2 (ja) * 2006-07-27 2011-03-23 パナソニック株式会社 パルス同期復調装置
KR100809692B1 (ko) * 2006-08-01 2008-03-06 삼성전자주식회사 작은 지터를 갖는 지연동기 루프 회로 및 이의 지터감소방법
KR100824790B1 (ko) * 2006-08-21 2008-04-24 삼성전자주식회사 클록 체배기 및 이를 포함하는 클록 생성기
KR100806140B1 (ko) * 2006-09-01 2008-02-22 주식회사 하이닉스반도체 반도체 메모리 장치
KR100812602B1 (ko) * 2006-09-29 2008-03-13 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
JP2008099002A (ja) * 2006-10-12 2008-04-24 Elpida Memory Inc Ｄｌｌ回路
KR100808055B1 (ko) 2006-10-31 2008-02-28 주식회사 하이닉스반도체 반도체 소자의 지연 고정 루프와 그의 구동 방법
KR100857429B1 (ko) * 2006-12-18 2008-09-09 주식회사 하이닉스반도체 반도체 메모리 장치의 지연 고정 루프 회로
US7388795B1 (en) * 2006-12-28 2008-06-17 Intel Corporation Modular memory controller clocking architecture
KR100857436B1 (ko) * 2007-01-24 2008-09-10 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR100863001B1 (ko) * 2007-02-09 2008-10-13 주식회사 하이닉스반도체 듀티 싸이클 보정 기능을 갖는 지연 고정 루프 회로 및 그제어방법
KR100825800B1 (ko) * 2007-02-12 2008-04-29 삼성전자주식회사 딜레이 매트릭스를 구비하는 광대역 다중 위상 출력지연동기 루프 회로
KR100868014B1 (ko) * 2007-02-12 2008-11-11 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 그 제어 방법
KR100892635B1 (ko) * 2007-04-12 2009-04-09 주식회사 하이닉스반도체 듀티 사이클 보정 회로
KR100897254B1 (ko) * 2007-04-12 2009-05-14 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 방법
KR100857447B1 (ko) * 2007-05-11 2008-09-10 주식회사 하이닉스반도체 Ｄｌｌ 회로
KR100886354B1 (ko) * 2007-05-17 2009-03-03 삼성전자주식회사 다중 위상 클럭신호를 사용하는 통신 시스템 및 통신 방법
KR100857449B1 (ko) * 2007-06-28 2008-09-10 주식회사 하이닉스반도체 반도체 메모리 장치의 ｄｌｌ 회로
US7728636B2 (en) * 2007-08-14 2010-06-01 Qimonda Ag Clock signal synchronizing device with inherent duty-cycle correction capability
US7870415B2 (en) * 2007-08-24 2011-01-11 Analog Devices, Inc. Clock processors in high-speed signal converter systems with data clock aligner sharing error signal produced in duty cycle stabilizer
JP2009089391A (ja) 2007-09-28 2009-04-23 Hynix Semiconductor Inc フリップフロップ及びこれを用いたデューティ比補正回路
US7821315B2 (en) * 2007-11-08 2010-10-26 Qualcomm Incorporated Adjustable duty cycle circuit
US7907661B2 (en) * 2007-11-14 2011-03-15 Intel Corporation Testability technique for phase interpolators
KR100930405B1 (ko) * 2007-12-11 2009-12-08 주식회사 하이닉스반도체 지연 고정 루프의 지연 회로 및 그 제어 방법
US8004335B2 (en) * 2008-02-11 2011-08-23 International Business Machines Corporation Phase interpolator system and associated methods
KR101013444B1 (ko) * 2008-03-14 2011-02-14 주식회사 하이닉스반도체 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로
US8970272B2 (en) 2008-05-15 2015-03-03 Qualcomm Incorporated High-speed low-power latches
KR100942977B1 (ko) * 2008-05-19 2010-02-17 주식회사 하이닉스반도체 듀티비 보정회로
KR100933805B1 (ko) * 2008-06-30 2009-12-24 주식회사 하이닉스반도체 듀티비 보정회로 및 그를 포함하는 지연고정루프회로
JP5451012B2 (ja) * 2008-09-04 2014-03-26 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路及びその制御方法
US8212610B2 (en) * 2008-09-19 2012-07-03 Altera Corporation Techniques for digital loop filters
KR100956785B1 (ko) * 2008-10-31 2010-05-12 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR101097467B1 (ko) * 2008-11-04 2011-12-23 주식회사 하이닉스반도체 듀티 감지 회로 및 이를 포함하는 듀티 보정 회로
KR101004675B1 (ko) * 2008-12-26 2011-01-04 주식회사 하이닉스반도체 지연고정루프회로 및 지연고정루프회로의 동작방법
WO2010097846A1 (ja) * 2009-02-26 2010-09-02 パナソニック株式会社 位相調整回路
KR20100099545A (ko) * 2009-03-03 2010-09-13 삼성전자주식회사 지연동기회로 및 그를 포함하는 반도체 메모리 장치
KR101100812B1 (ko) * 2009-05-19 2012-01-02 투원퓨어텍 주식회사 퇴적물 준설이 가능한 비점오염원 저감시설
US8847638B2 (en) 2009-07-02 2014-09-30 Qualcomm Incorporated High speed divide-by-two circuit
KR20110003189A (ko) * 2009-07-03 2011-01-11 삼성전자주식회사 듀티 사이클 에러 보정 회로
US8791740B2 (en) 2009-07-16 2014-07-29 Qualcomm Incorporated Systems and methods for reducing average current consumption in a local oscillator path
CN102474243B (zh) 2009-09-24 2015-01-28 飞思卡尔半导体公司 占空比校正器和占空比校正方法
KR101030275B1 (ko) * 2009-10-30 2011-04-20 주식회사 하이닉스반도체 듀티 보정 회로 및 이를 포함하는 클럭 보정 회로
KR101046245B1 (ko) 2009-11-30 2011-07-04 주식회사 하이닉스반도체 듀티 보정 회로
CN102142268B (zh) * 2010-02-02 2014-04-30 慧荣科技股份有限公司 控制装置与其相关控制方法
KR101040245B1 (ko) 2010-02-24 2011-06-09 주식회사 하이닉스반도체 반도체 장치
JP2011199617A (ja) * 2010-03-19 2011-10-06 Elpida Memory Inc クロック生成回路及びこれを備える半導体装置、並びに、クロック信号の生成方法
US8854098B2 (en) 2011-01-21 2014-10-07 Qualcomm Incorporated System for I-Q phase mismatch detection and correction
KR101041716B1 (ko) * 2011-01-26 2011-06-14 신명옥 초기강우 비점오염원 처리시스템 및 방법
US8949652B2 (en) 2011-11-03 2015-02-03 Nvidia Corporation Glitchless programmable clock shaper
TWI448081B (zh) * 2012-01-20 2014-08-01 Nat Univ Chung Cheng All-digital clock correction circuit and method thereof
US9154077B2 (en) 2012-04-12 2015-10-06 Qualcomm Incorporated Compact high frequency divider
US8742807B1 (en) * 2012-05-24 2014-06-03 Ambarella, Inc. Low supply voltage analog phase interpolator
US9954517B2 (en) 2012-11-06 2018-04-24 Micron Technology, Inc. Apparatuses and methods for duty cycle adjustment
KR20140069978A (ko) * 2012-11-30 2014-06-10 에스케이하이닉스 주식회사 반도체 장치 및 이의 듀티비 보정 방법
KR101698047B1 (ko) * 2013-06-28 2017-01-19 인텔 코포레이션 전압 조정기를 위한 펄스 폭 모듈러
US9413338B2 (en) 2014-05-22 2016-08-09 Micron Technology, Inc. Apparatuses, methods, and circuits including a duty cycle adjustment circuit
US9584107B2 (en) * 2014-11-26 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Delay line circuit
KR20160076200A (ko) * 2014-12-22 2016-06-30 에스케이하이닉스 주식회사 듀티 싸이클 검출 회로 및 방법
US9634652B1 (en) * 2015-02-06 2017-04-25 Marvell International Ltd. Method and apparatus for configuring delay lines
CN105743463B (zh) * 2016-03-16 2019-03-01 珠海全志科技股份有限公司 时钟占空比校准及倍频电路
CN108123705B (zh) * 2016-11-29 2021-01-19 比亚迪股份有限公司 信号的同步控制方法和装置
CN106921370B (zh) * 2017-02-20 2021-04-13 江苏旭微科技有限公司 时钟信号的占空比调整电路
EP3602782B1 (en) * 2017-03-29 2022-10-26 Intel Corporation Multiphase signal generator and method for generating phase shifted signals
JP2019053444A (ja) 2017-09-13 2019-04-04 東芝メモリ株式会社 半導体集積回路及び半導体装置
KR102548858B1 (ko) 2017-11-27 2023-06-28 삼성전자주식회사 듀티 사이클 보정기 및 그 동작 방법
KR20190068033A (ko) * 2017-12-08 2019-06-18 삼성전자주식회사 지연 고정 루프 회로 및 지연 고정 루프 회로의 구동 방법
KR102549549B1 (ko) * 2018-03-12 2023-07-03 에스케이하이닉스 주식회사 듀티 싸이클 보정 회로
CN111585547B (zh) * 2019-02-15 2023-04-07 群联电子股份有限公司 信号校正电路、存储器存储装置及信号校正方法
CN113852370A (zh) * 2020-06-28 2021-12-28 深圳市中兴微电子技术有限公司 一种相位抖动补偿方法、模块和数字锁相环
CN113972910A (zh) * 2020-07-24 2022-01-25 瑞昱半导体股份有限公司 频率控制装置与频率控制方法
KR20220144481A (ko) 2021-04-20 2022-10-27 삼성전자주식회사 직교 에러 정정 회로 및 이를 포함하는 반도체 메모리 장치
US11392163B1 (en) * 2021-09-23 2022-07-19 Apple Inc. On-chip supply ripple tolerant clock distribution

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570944B2 (en) * 2001-06-25 2003-05-27 Rambus Inc. Apparatus for data recovery in a synchronous chip-to-chip system
JPS6481526A (en) * 1987-09-24 1989-03-27 Nec Corp Dll circuit
AU1841895A (en) * 1994-02-15 1995-08-29 Rambus Inc. Delay-locked loop
US5810900A (en) 1995-01-18 1998-09-22 Owens-Brockway Glass Container Inc. Method and apparatus for delivering a cased glass stream
US5757218A (en) * 1996-03-12 1998-05-26 International Business Machines Corporation Clock signal duty cycle correction circuit and method
JP3688392B2 (ja) * 1996-05-31 2005-08-24 三菱電機株式会社 波形整形装置およびクロック供給装置
US6125157A (en) * 1997-02-06 2000-09-26 Rambus, Inc. Delay-locked loop circuitry for clock delay adjustment
JP3678570B2 (ja) 1998-01-17 2005-08-03 日本電気株式会社 半導体集積回路
US6133861A (en) * 1998-05-20 2000-10-17 Marvell Technology Group Selectable delay circuit having immunity to variations in fabrication and operating condition for write precompensation in a read/write channel
KR100520658B1 (ko) * 1998-06-30 2005-11-30 주식회사 하이닉스반도체 디지털 듀티율 정정 회로
KR100366618B1 (ko) * 2000-03-31 2003-01-09 삼성전자 주식회사 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법
KR100360403B1 (ko) * 2000-04-10 2002-11-13 삼성전자 주식회사 듀티 싸이클 보정회로 및 방법
US7042971B1 (en) * 2001-06-12 2006-05-09 Lsi Logic Corporation Delay-locked loop with built-in self-test of phase margin
US6731147B2 (en) * 2001-10-29 2004-05-04 Cypress Semiconductor Corp. Method and architecture for self-clocking digital delay locked loop
US6671652B2 (en) * 2001-12-26 2003-12-30 Hewlett-Packard Devlopment Company, L.P. Clock skew measurement circuit on a microprocessor die
US6911853B2 (en) * 2002-03-22 2005-06-28 Rambus Inc. Locked loop with dual rail regulation

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