KR101698047B1 - 전압 조정기를 위한 펄스 폭 모듈러 - Google Patents
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Abstract
고속 디지털 제어된 전압 조정기를 위한 펄스 폭 변조 아키텍처가 기술된다. 하기를 포함하는 장치가 기술된다: 지연선의 지연 소자에 입력을 결합하기 위한 제1 위상 보간기(PI) - 이 결합은 선택 유닛을 통한 것임 -; 지연선의 지연 소자의 출력에 결합하기 위한 제2 PI - 이 결합은 선택 유닛을 통한 것임 -; 및 출력을 제공하기 위한 제3 PI - 제3 PI는 제1 및 제2 PI들의 지연 설정들에 따라 교정됨-.
Description
전압 조정기들을 위한 디지털 제어 구현들은 입력 디지털 워드로부터 듀티 사이클 펄스를 생성하는 디지털 PWM(pulse width modulator)을 갖는다. 전통적으로, 이 DPWM(digital pulse width modulator)은 면적 및 전력에 대한 최고의 타협을 달성하기 위해 지연선 및 카운터를 수반한다. 이것은 또한 PWM(pulse width modulation) 펄스를 생성하기 위한 몇몇 비동기 로직을 수반하고, 비동기 로직의 존재는 PWM 펄스들이 입력 디지털 워드에 의해 단조적이고 균일하게 변하는 것을 보장하는 더 많은 검증 및 확인을 의미할 것이다. 그러나, 종래 방식들은 시간 양자화를 위한 분해능이 주어진 처리 노드의 단일 버퍼보다 작은 경우의 고주파 응용들(예를 들어, 100MHz 또는 그보다 높음)로 확장하는 데에 대처하지 못한다.
본 개시의 실시예들은 하기 주어진 상세한 설명으로부터 및 본 개시의 다양한 실시예들의 첨부 도면들로부터 보다 충분히 이해될 것인데, 이들은 본 개시를 특정 실시예들로 제한하기 위한 것으로 취해진 것은 아니고, 단지 설명 및 이해 목적을 위한 것이다.
도 1은 개시의 일 실시예에 따른, 디지털 제어된 펄스 폭 변조(PWM) 신호를 가진 전압 조정기이다.
도 2a는 개시의 일 실시예에 따른, 디지털 제어된 PWM 신호를 발생하기 위해 위상 보간기들(PI들)을 가진 DLL(delay locked loop: 지연 고정 루프)이다.
도 2b는 개시의 일 실시예에 따른, 이중 에지 변조(dual edge modulation)를 이용한 PWM 신호의 듀티 사이클 조정을 위한 DLL 및 PI들을 가진 회로이다.
도 3은 개시의 일 실시예에 따른, 도 2a에서 발생된 출력을 이용한 디지털 제어된 PWM 신호를 발생하기 위한 로직이다.
도 4는 개시의 일 실시예에 따른, 디지털 제어된 PWM 신호를 발생하기 위한 장치를 가진 스마트 장치 또는 컴퓨터 시스템 또는 SoC(system-on-chip)이다.
도 1은 개시의 일 실시예에 따른, 디지털 제어된 펄스 폭 변조(PWM) 신호를 가진 전압 조정기이다.
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도 4는 개시의 일 실시예에 따른, 디지털 제어된 PWM 신호를 발생하기 위한 장치를 가진 스마트 장치 또는 컴퓨터 시스템 또는 SoC(system-on-chip)이다.
실시예들은 높은 펄스 폭 변조 분해능(예를 들어, 1ps)을 가진 고주파(예를 들어, 100 MHz보다 더 크거나 그와 동일한 주파수들) 디지털 제어된 아키텍처를 기술한다. 실시예들은 전압 변동률의 미세 제어를 위한 고 분해능을 달성하기 위해 DLL, 카운터와 위상 보간기들(phase interpolators: PI들)의 조합을 사용한다.
DPWM의 분해능, 즉 이것이 브리지 트랜지스터들의 온 시간(on-time)에 대해 이룰 수 있는 가장 작은 변화량이 피제어 가능 출력 전압에서의 가장 작은 단계를 결정한다. 예를 들어, 500 MHz의 스위칭 주파수(즉, 1/Tsw)에서 1.8V 입력 전압(Vin)에 대해 5 mV(ΔVout)의 단계들로 전압 조정기의 출력 전압 Vout을 제어하기 위해서는, DPWM의 분해능이 다음과 같이 계산된다:
5 mV의 단계들로 Vout을 조절하기 위해 PWM 듀티 사이클 제어의 5.5 ps의 단위 크기를 달성하는 것은 종래의 아날로그 또는 디지털 PWM들로는 성취할 수 없다. 실시예들은 Vout(즉, PWM 듀티 사이클에 의존하는 전압 조정기의 출력)의 더 미세한 조정들을 위한 PWM 듀티 사이클 제어의 더 미세한 단위 크기를 달성할 수 있다. 실시예들은 PWW 신호들을 이용하는 임의의 전압 조정기(예를 들어, 벅(buck), 부스트(boost), 및 다른 스위칭 조정기들)를 위해 사용될 수 있다. 실시예들은 전압 조정기들로만 제한되지는 않으며, PWM 신호들을 이용하는 어떠한 회로에도 사용될 수 있다.
하기 설명에서, 본 개시의 실시예들의 보다 철저한 설명을 제공하기 위해서 수많은 상세 사항이 논의된다. 그러나, 통상의 기술자에게는 본 개시의 실시예들이 특정 상세 사항들 없이도 실시될 수 있다는 점이 명백할 것이다. 다른 경우에는, 본 개시의 실시예들을 모호하게 하는 것을 회피하기 위해서 공지된 구조들 및 디바이스들은 상세하게 도시되기보다는 블록도 형태로 도시된다.
실시예들의 대응하는 도면들에서, 신호들이 라인들로 표현된다는 점에 유의한다. 몇몇 라인들은 더 많은 구성 성분 신호 경로들을 표시하기 위해서 더 두꺼울 수 있고, 및/또는 주요 정보 흐름 방향을 표시하기 위해서 하나 이상의 단부들에서 화살표들을 가질 수 있다. 이러한 표시들은 제한하기 위한 것으로 의도되지 않는다. 오히려, 라인들은 회로 또는 로직 유닛의 보다 용이한 이해를 촉진하기 위해서 하나 이상의 예시적 실시예와 연계하여 이용된다. 설계 필요성 또는 선호도에 의해 지시된 바와 같은 임의의 표현된 신호는 어느 방향으로든 진행할 수 있고 임의의 적절한 유형의 신호 방식으로 구현될 수 있는 하나 이상의 신호들을 실제로 포함할 수 있다.
명세서 전체에 걸쳐서 및 청구항들에서, "접속된(connected)"이라는 용어는 임의의 중간 디바이스들 없이 접속되는 것들 간의 직접적 전기 접속을 의미한다. "결합된(coupled)"이라는 용어는, 접속되는 것들 간의 직접적 전기 접속 또는 하나 이상의 수동 또는 능동 중간 디바이스들을 통한 간접 접속 중 어느 하나를 의미한다. "회로"라는 용어는 원하는 기능을 제공하기 위해 서로 협력하도록 배열되는 하나 이상의 수동 및/또는 능동 컴포넌트들을 의미한다. "신호"라는 용어는 적어도 하나의 전류 신호, 전압 신호 또는 데이터/클록 신호를 의미한다. 단수 표현("a", "an" 및 "the")의 의미는 복수 참조를 포함한다. "에서(in)"의 의미는 "에서(in)" 및 "상에(on)"를 포함한다.
"스케일링(scaling)"이라는 용어는 일반적으로 하나의 처리 기술로부터 또 다른 처리 기술로 설계(구성도(schematic) 및 레이아웃)를 변환하는 것을 지칭한다. "스케일링"이라는 용어는 일반적으로 동일한 기술 노드 내의 디바이스들 및 레이아웃의 다운사이징하는 것을 또한 지칭한다. "스케일링"이라는 용어는 또 다른 파라미터, 예를 들어 전원 레벨에 상대적으로 신호 주파수를 조절하는 것(예를 들어, 늦추는 것(slow down))을 또한 지칭할 수 있다. "실질적으로(substantially)", "근접한(close)", "대략(approximately)", "근처(near)", 및 "약(about)"이라는 용어들은 일반적으로 목표 값의 ±20% 내에 있는 것을 지칭한다.
달리 특정되지 않는 한, 공통 대상을 설명하기 위해 서수 형용사 "제1", "제2", 및 "제3" 등을 이용하는 것은, 유사한 대상들의 상이한 사례들이 지칭되고 있다는 것을 나타낼 뿐이며, 이렇게 설명된 대상들이, 시간적으로, 공간적으로, 순위에서 또는 임의의 다른 방식에서 주어진 시퀀스에 있어야만 한다는 것을 함의하는 것으로 의도되지는 않는다.
실시예들의 목적상, 트랜지스터들은 드레인, 소스, 게이트, 및 벌크 단자들을 포함하는 금속 산화물 반도체(MOS) 트랜지스터들이다. 트랜지스터들은 트라이 게이트(Tri-Gate) 및 핀펫(FinFet) 트랜지스터들, GAAC(Gate All Around Cylindrical) 트랜지스터들, 또는 탄소 나노 튜브들이나 스핀트로닉(spintronic) 디바이스들과 같이 트랜지스터 기능성을 구현하는 다른 디바이스들을 또한 포함한다. 소스 및 드레인 단자들은 동일한 단자들일 수 있으며, 본 명세서에서 교환적으로 이용된다. 통상의 기술자는 기타 트랜지스터들, 예를 들어 바이폴라(Bi-polar) 접합 트랜지스터들-BJT PNP/NPN, BiCMOS, CMOS, eFET, 기타 등등의 것들이 본 개시의 범위에서 벗어나지 않고서 이용될 수 있다는 것을 알 것이다. 용어 "MN"은 본원에서 n형 트랜지스터(예를 들어, NMOS, NPN BJT 등)를 나타내고, 용어 "MP"는 p형 트랜지스터(예를 들어, PMOS, PNP BJT 등)를 나타낸다.
도 1은 본 개시의 일 실시예에 따른, 디지털 제어된 PWM 신호를 가진 전압 조정기(voltage regulator: VR)(100)이다. 일 실시예에서, VR(100)은 디지털 컨트롤러(101), PI들(102)과 결합되는 DLL, 로직(103), 브리지(104), 인덕터 L, 부하(105)에 결합되는 부하 커패시터 Cload를 포함한다.
일 실시예에서, 컨트롤러(101)는 출력 전압 Vout을 모니터링하고, Mux_ctlr(multiplexer control) 신호를 통해 PWM 신호의 듀티 사이클에 대한 조절을 야기한다. 일 실시예에서, Mux_ctlr은 블록 102의 DLL의 지연선에게 결합되는 다중화기에 의해 수신된다. 그러한 실시예에서, 다중화기는 (기준 클록 신호를 이용하여 지연 고정되는) 지연선으로부터 탭을 선택한다. 일 실시예에서, 지연선으로부터의 선택된 탭은 개략적인(coarse) 지연 신호인데, 이것은 개략적인 지연 신호에 미세한 지연을 더하기 위해 (102)의 PI에 의해 이후 이용된다. 일 실시예에서, PI의 출력은 그 에지들 중 적어도 하나(예로, 상승 에지)에 대한 미세 지연 조정을 가진 주기적 신호 PWM_clk이다. 일 실시예에서, 이 주기적 신호(즉, PWM_clk)는 PWM 신호를 발생하기 위해 로직(103)에 의해 이용된다. 일 실시예에서, 로직(103)은 PWM 신호를 발생하기 위한 (도 3을 참조하여 논의되는) SR 래치(set-reset latch)들을 포함한다.
일 실시예에서, PWM 신호는 출력 전압 Vout을 발생하기 위해 인덕터 L을 통하여 전류를 구동하기 위한 고측(high-side) 및 저측 스위치 드라이버들을 포함하는 브리지(104)에 의해 수신된다. 브리지(104)는 조정되지 않은 입력 전압 Vin을 수신하고, PWM 신호의 듀티 사이클에 따라 조정된 출력 전압 Vout을 발생한다. 이 실시예에서, Vout은 미세 시간 지연들(예를 들어, 1ps)에 의해 PWM 신호의 듀티 사이클을 조절함으로써 미세 단계들(예를 들어, 5 mV)로 조절될 수 있다. 일 실시예에서, 부하(105)는 프로세서이다. 기타 실시예들에서, 부하(105)는 임의의 로직 또는 기능 블록일 수 있다. 일 실시예에서, VR(100)은 프로세서 내에 온 다이로 있다. 기타 실시예들에서, VR(100)은 오프 다이 독립형 컴포넌트이다. 실시예들은 PWM 신호를 필요로 하는 어떠한 회로에도 적용할 수 있다. 예를 들어, 벅 변환기들, 부스트 변환기들, 벅-부스트 변환기들, 스펙트럼 확산 회로들, 기타 등등이 있다.
도 2a는 개시의 일 실시예에 따른, 디지털 제어된 펄스 폭 변조 신호를 발생하기 위한 DLL 및 PI들을 가진 회로(200)이다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2a의 그런 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 이것들에만 한정되지는 않는다는 점을 지적해 두고자 한다.
일 실시예에서, 회로(200)는 지연선(201), 위상 비교기(202), 다중화기(203), 위상 보간기들(PI들)인 P1, P2, 및 P3, 위상 비교기(204), 교정 유닛(205)을 포함한다. 일 실시예에서, 지연선(201)은 'n'개의 지연단 d1-dn(여기서 'n'은 1보다 큰 정수임)을 포함한다. 일 실시예에서, 지연단 d1은 컨디셔닝 지연단 d0으로부터 입력을 수신하는데, 즉 이것은 노드 n0에서의 입력 신호의 기울기가 지연선(201)의 노드 n1상의 기울기와 유사하게 되도록 그 상태를 조절한다. 일 실시예에서, 지연단 d0는 입력 클록 "ck_sys"를 수신하고, 이것을 "ck_dll"(Clk로서 지칭되기도 함)로서 지연단 d1에게 버퍼링한다. 일 실시예에서, 지연단 d0의 출력은 노드 n0에서 조절 가능 커패시턴스 부하 C에 의해 부하가 걸린다. 일 실시예에서, 조절 가능 커패시턴스 부하 C는 지연선(201)의 다른 커패시터들 Cs와 동일한 커패시턴스 설정을 갖는다.
일 실시예에서, 각각의 지연단의 출력은 조절 가능 용량성 부하 C에 결합된다. 예를 들어, 지연단 d1의 출력 노드 n1은 커패시터 C에 결합되고; 지연단 d2의 출력 노드 n2는 커패시터 C에 결합되고, 등등과 같이 된다. 일 실시예에서, 커패시터 C의 커패시턴스는 위상 비교기(202)의 출력 Up/dn_dll에 따라서 교정 유닛(205)에 의해 조절된다. 일 실시예에서, 지연단들의 출력 노드들은 동일 커패시터를 갖는다. 일 실시예에서, 주기적 클록 신호 Clk는 제1 지연단 d1에 의해 수신되고, 클록 신호 Clk의 기간에 지연선을 고정(lock)하기 위해 이용된다.
일 실시예에서, 위상 비교기(202)는 노드 n1(즉, 지연선의 시작)상의 신호를 노드 nn(즉, 지연선의 끝)상의 신호와 비교하는 DLL 위상 비교기(위상 검출기로도 불림)이다. 일 실시예에서, 위상 비교기(202)의 출력 Up/dn_dll은 노드들 n1과 nn상의 신호들의 위상들의 차이를 나타낸다. 일 실시예에서, 교정 유닛(205)은 위상 비교기(202)의 출력 Up/dn_dll을 수신하고, 지연선(201)이 특정 지연(예를 들어, 클록 신호 Clk의 기간)에 고정될 때까지, 지연선(201)을 늦추거나 또는 지연선을 가속하기 위해 out1을 통해서 커패시터 C의 커패시턴스를 조절한다.
일 실시예에서, 지연선(201)이 조절되어 특정 지연에 고정된 후에, ck_pwm_clk를 발생하고 조절하는 처리가 시작된다. 일 실시예에서, ck_pwm_clk는 미세 듀티 사이클 조절을 가진 도 1의 PWM 신호를 발생하기 위해 이용된다. 다시 도 2a를 참조하면, 일 실시예에서, 다중화기(203)는 지연선(201)상의 임의의 노드를 탭(tap)하기 위해, Mux_ctrl 신호를 통해, 작동 가능하다. 일 실시예에서, 다중화기(203)의 출력은, Coarse 신호이고 이것은 개략적인 클록이며 PI P3에 의해 미세 클록으로 변환된다. 실시예들을 모호하게 하지 않기 위해, 단일 다중화기(203)가 도시된다. 그러나, 임의 개수의 다중화기들이 다양한 실시예들에서 논의되는 기능들을 달성하기 위해 조합되어 사용될 수 있다.
일 실시예에서, PI들인 P1 및 P2는 지연단의 입력 및 출력으로부터의 입력들을 수신한다. 이 예에서, 노드들 n2 및 n3상의 신호들은 제각기 PI들인 P2 및 P1에 의해 수신된다. 일 실시예에서, P1의 출력(phase1)은 커패시터 C1에 결합되고 P2의 출력(phase2)은 커패시터 C2에 결합된다. 일 실시예에서, 커패시터들 C1과 C2 양쪽 모두는 조절가능 커패시턴스를 갖는다. 예를 들어, 커패시터들 C1 및 C2는 서모미터 코드(thermometer code)를 이용하여 단조적으로 자신들의 커패시턴스들을 증가시키거나 감소시키도록 작동 가능한데, 즉 커패시터들 C1 및 C2는 서모미터 가중된다. 일 실시예에서, 커패시터들 C, C1, C2, 및 C3은 MOS 기반 커패시터들이다. 일 실시예에서, 커패시터들 C, C1, C2, 및 C3은 금속 커패시터들이다. 일 실시예에서, 커패시터들 C, C1, C2, 및 C3은 MOS 및 금속 커패시터들의 조합으로서 실행된다. 일 실시예에서, 출력들 phase1 및 phase2는 위상 비교기(204)(위상 검출기로도 불림)에 의해 수신된다.
일 실시예에서, 위상 비교기(204)는 신호들 phase1 및 phase2를 비교하고, 교정 유닛(205)을 위한 Up/dn_pi 신호를 발생한다. 일 실시예에서, 교정 유닛(205)은 PI들인 P1, P2, 및 P3의 전파 지연들, 및/또는 커패시턴스들 C1, C2, 및 C3을 설정하는 데 시용되는 출력 out2를 발생한다. 일 실시예에서, 교정 유닛(205)은 커패시터들 C1과 C2의 커패시턴스들을 조절하는 것과는 독립적으로 커패시터 C3의 커패시턴스를 조절하기 위한 out3 신호를 발생한다. 일 실시예에서, PI들인 P1 및 P2는, C3의 커패시턴스를 조절하는 것이 다중화기(203)로부터 선택되는 개략적인 지연에 대한 미세 지연 조정의 결과를 낳도록 PI인 P3을 교정하는 데에 사용된다.
지연선(201)은 개략적인 지연선으로도 불린다. 일 실시예에서, 지연선(201)은 임의의 주어진 처리 노드에서의 버퍼들(d1-dn), 및 부하 커패시터들 C의 전파 지연의 분해능으로 클록 에지들을 발생한다. 일 실시예에서, 임의의 주어진 처리 노드에서의 버퍼 셀의 주어진 지연보다 작은 더 미세한 에지들(즉, 지연들)이 PI인 P3에 의해 발생된다. 일 실시예에서, 위상 비교기들(202 및 204)은 개략적인 지연선(201)이 주어진 클록 신호 Clk에 항상 고정되는 것을 보장하는데 사용된다. 일 실시예에서, 위상 비교기(204)는 PI들인 P1, P2, 및 P3이 전체적으로 개략적인 지연 분해능 범위에 걸쳐 있는 것을 보장한다.
일 실시예에서, 개략적인 지연선(201)은 프로그램가능한 용량성 부하들 C를 가진 일련의 연속하는(back-to-back) 버퍼들이다. 일 실시예에서, 동일한 용량성 부하가 어느 한 지연단으로부터 또 다른 것까지의 균일한 지연을 보장하기 위해 모든 버퍼들 d1-dn에게 주어진다. 일 실시예에서, 교정 유닛(205)은 위상 비교기들(202 및 204)을 이용하고 또한 모든 교정 루틴들이 처리될 것을 보장하는 로직을 구현한다.
일 실시예에서, 교정 유닛(205)은 PC(202)의 출력을 먼저 관찰하고, "nn"인 지연 셀 dn으로부터의 마지막 에지가 입력 클록 "Clk"와 위상 정렬되는 것을 보장한다. 일 실시예에서, 이 조정은 도 2a에 도시된 바와 같은 각각의 버퍼에 의해 보이는 커패시턴스 "C"를 균일하게 변경함으로써 이루어진다. 이 처리는 개략적인 지연 셀의 PVT(Process, Temperature 및 Voltage) 변동들을 교정한다. 일 실시예에서, 일단 개략적인 지연선의 교정이 완료되면, 교정 루틴은 PI에 대해 개시되고 루틴은 PI인 P1의 출력인 "phase1"과 PI인 P2의 출력인 "phase2"가 정렬되는 것을 보장한다. 일 실시예에서, PI의 지연들을 조절하기 위한 제어는 PI의 전류 결핍(current starving)을 통한 것이고, 동일한 전류 결핍 코드가 도 2a의 "out2"에 의해 보여진 것처럼 PI인 P3에게 제공된다.
일 실시예에서, PI들인 P1-P3은 제각기 대응하는 서모미터 코딩된 프로그램가능한 커패시터들 C1-C3을 가진 전류 결핍된 버퍼 셀들이다. 일 실시예에서, PI들인 P1 및 P2는 셀(즉, PI들)의 PVT 변동들을 교정하는데 사용된다. 일 실시예에서, 교정 유닛(205)은 PI들인 P1-P3에게 동일한 전류 결핍 코드 "out2"를 제공한다. 일 실시예에서, C2의 커패시턴스는, C1의 커패시턴스가 최소 커패시턴스 부하에 설정되는 한편으로, 최대 커패시턴스 부하에 설정된다.
일 실시예에서, 교정 유닛(205)은 PI의 P1 및 P2의 부하를 제각기 최소 및 최대 커패시턴스 값에 설정한다. 일 실시예에서, PI인 P2는 개략적인 지연선 "n3"으로부터 더 초기의 탭을 수신하는 한편, PI인 P1은 더 후기의 에지/탭 "n4"를 수신한다. 일 실시예에서, 모든 PI의 것들이 동일하기 때문에, PI인 P2가 최대 커패시턴스 부하에 설정되고 P1이 최소 커패시턴스 부하에 설정되고 교정 유닛(205)이 출력들 "phase2"와 "phase1"이 정렬되는 것을 보장할 때, 이후 PI인 P3에 대한 동일한 전류 결핍 코드에 대해, 가능한 "최소"로부터 "최대" 값으로의 커패시턴스 값에서의 매 증분은 어떠한 표준 셀보다 더 작은 미세 단위 크기를 부여하는 "n3"과 "n4" 간의 에지들이라는 결과를 낳는다.
일 실시예에서, 커패시턴스의 각각의 증분 값은 주어진 전류 결핍 코드와 PI 사이즈에 대해 동등하다. 그러한 실시예에서, 커패시턴스의 각각의 증분 값은 성취가능한 지연 및 PWM 펄스의 분해능을 결정한다. 일 실시예에서, 커패시턴스가 더 작을수록 분해능이 더 미세하다. 그러한 실시예에서, 임의의 분해능이 PI들의 커패시턴스 값 및 사이즈를 주의 깊게 설계함으로써 달성될 수 있다.
일 실시예에서, PI들인 P1 및 P2에의 입력들은 이들이 지연선(201)의 연속적 에지들이 되도록 선택된다. 일 실시예에서, 지연선 탭의 더 나중의 에지는 C1의 최소 커패시턴스 부하를 가지며 PI인 P1의 입력에 결합되는 반면, 더 초기의 탭은 C2의 최대 커패시턴스 부하를 가지며 PI인 P2에 결합된다. 그러한 실시예에서, 또 다른 두 개의 PI(P1 및 P2)와 동일한 전류 구동 능력을 가진 PI인 P3는 이제 그 모든 커패시터들을 가진 개략적인 지연 셀의 범위에 걸쳐 있다. 그러한 실시예에서, 각각의 커패시터(즉, 커패시터 C3의 커패시터 레그)는 이제, 이전 설정보다 더 큰 지연을 증분적으로 달성하고 또한 그에 따라 미세한 분해능을 달성할 수 있다.
일 실시예에서, 커패시터들 C, C1, C2, 및 C3은 펄스 폭 변조된 신호들을 발생하기 위한 단조적 거동을 보장하기 위해 서모미터 코딩된다. 일 실시예에서, 각각의 커패시터는 해당 커패시터의 전체 커패시턴스를 증가 또는 감소시키기 위해 병렬로 결합하여 작동 가능한 복수의 커패시터 레그를 포함한다. 일 실시예에서, 다중화된 출력 또는 개략적인 지연선(201)은 위상 시프팅된 클록(즉, coarse)을 발생하는데, 이것은 이후 결과적으로 미세 분해능 PI인 P3을 통해 나아가고, 최종적으로 도 1의 PWM 신호를 발생하는 데에 사용될 수 있는 위상 시프팅된 클록 ck_pwm_clk가 발생된다.
일 실시예에서, ck_pwm_clk 신호가 입력 클록 신호 Clk의 0-360도 사이의 프로그램가능한 위상 시프트들에서 발생될 수 있다. 도 3의 실시예는 PWM 신호 발생을 위해 최종 시퀀셜 유닛(sequential unit)(예를 들어, 플립 플롭(flip-flop))을 설정하고 리셋하기 위해 지연된 클록들을 이용한다. 일 실시예에서, 지연선(201)과 PI인 P3을 통하여 전파되는 클록 신호는, 이것을 이용하여 최종 시퀀셜 유닛을 설정하고 리셋하기 전에 지연선/PI로부터 플러싱되는데, 즉 매 클록 사이클이 클록 신호를 다시 보내기 전에 지연선을 리셋하는데, 이것은 클록을 다시 인에이블하기 전에 지연선을 클록 게이팅하는 것과 등가이다.
도 2b는 개시의 일 실시예에 따른, 이중 에지 제어를 이용한 PWM 신호의 듀티 사이클 조절을 위한 DLL 및 PI들을 가진 회로(220)이다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2b의 그런 요소들이 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 이것에만 한정되지는 않는다는 점을 지적해 두고자 한다. (220)의 실시예를 모호하게 하지 않기 위해, 도 2a의 몇몇 요소들은 보여지지 않고, 이전에 논의된 요소들은 다시 상세하게 논의되지 않는다. 예를 들어, PI들인 P1 및 P2, 커패시터들 C1 및 C2, 위상 비교기(204), 기타 등등이 보여지지 않지만, 존재하는 것으로 여겨진다.
도 2a의 실시예가 PWM 신호의 단일 에지의 듀티 사이클 변조를 위해 사용되기는 하지만, 추가적 로직이 PWM 신호의 추가적 에지의 듀티 사이클 조절을 실행하기 위해 도 2b에 추가된다. 예를 들어, 듀티 사이클 변조는 PWM 신호의 상승 및 하강 에지들의 양쪽에 대해 실행될 수 있다. 그러한 실시예에서, Vout은, PWM 신호의 듀티 사이클이 PWM 신호의 양쪽 에지들(예를 들어, 상승 에지와 하강 에지)을 이용하여 조절될 수 있기 때문에 더 미세하게 조절될 수 있다.
일 실시예에서, 다중화기(223)는 다중화기(203)와 병렬로 결합된다. 그러한 실시예에서, 다중화기(223)는 지연선(201)의 지연단들 d1-dn의 탭들(노드들 n1-nn)에 결합되는 입력들을 수신한다. 일 실시예에서, 다중화기(223)는 지연된 신호의 다른 에지, 즉 다중화기(203)에 대해 (도 2a의 Mux_ctrl과 동일한) Mux_ctrl1에 의해 선택된 것과 다른 에지를 선택하는 Mux_ctrl2에 의해 제어된다. 일 실시예에서, 다중화기(203)의 출력은 Coarse1 신호이고 이것은 개략적인 클록이며 PI인 P3에 의해 미세 클록(즉, ck_pwm_clk1)으로 변환된다. 일 실시예에서, 다중화기(223)의 출력은 Coarse2 신호이고 이것은 개략적인 클록이며 PI인 P4에 의해 미세 클록(즉, ck_pwm_clk2)으로 변환된다.
일 실시예에서, Mux_ctrl2 신호가 컨트롤러(101)에 의해 발생된다. 이 실시예에서, 추가적 PI인 P4 및 대응하는 조절 가능 커패시터 C4(C3와 동일한 것)가 선택된 지연된 클록 신호 Clk의 제2 에지인 ck_pwm_clk2 신호를 발생하는데 이용된다. 도 2a의 ck_pwm_clk는 도 2b에서 ck_pwm_clk1로 라벨링된다. 일 실시예에서, PI인 P4는 또한 out2에 의해 제어된다. 일 실시예에서, 커패시터 C4는 동일 신호 out3에 의해 제어된다. 또 다른 실시예에서, 교정 유닛(205)으로부터의 또 다른 신호는 커패시터 C3을 제어하는 것과는 독립적으로 커패시터 C4를 제어하기 위해 이용된다.
도 3은 개시의 일 실시예에 따라, 도 2a에서 발생되는 출력을 이용하여 디지털 제어된 PWM 신호를 발생하기 위한 로직(300)(예를 들어, 로직(103))이다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3의 그런 요소들은 설명된 방식과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이것에만 제한되지는 않는다는 점을 지적해 두고자 한다.
일 실시예에서, 로직(300)은 시퀀셜 유닛들(301, 302, 및 303), 다중화기들(304 및 305), 및 논리 게이트(306)를 포함한다. 일 실시예에서, 시퀀셜 유닛들(301, 302, 및 303)은 비동기적 액티브 하이 리셋을 가진 D 플롭들이다(즉, 1-리셋, 0-Q는 D 입력을 폴로우(follow)한다). 기타 실시예들에서, 다른 유형의 래치들 또는 플립 플롭들이 이용될 수 있다. 일 실시예에서, 시퀀셜 유닛(301)은 그 데이터 단자에서의 입력으로서 pwm_rst를 수신하고, 클록 신호로서 ck_sys를 수신하고, 시퀀셜 유닛(302)을 리셋하기 위한 pwm_rst_rst를 출력한다. 일 실시예에서, 시퀀셜 유닛(302)은 그 데이터 단말에서의 입력으로서 다중화기(304)의 출력을 수신하고, 클록 신호로서 (PI인 P3으로부터의) ck_pwm_clk를 수신하고, 시퀀셜 유닛(303)을 리셋하기 위한 출력 pwm_rst를 발생한다. 일 실시예에서, 시퀀셜 유닛(303)은 그 데이터 단말에서의 입력으로서 set_phase 신호를 수신하고, 클록 신호로서 ck_dll을 수신하고, (ck_pwm으로 불리는) PWM 신호를 발생한다.
일 실시예에서, 다중화기(304)는 다중화기(305)의 출력들 또는 pwm_count_clear_sys 신호 중 하나를 선택하기 위해 실렉트 신호 sel1을 통해 선택하도록 작동 가능하다. 일 실시예에서, 다중화기(305)는 pwm_count_clear_dll 또는 논리 게이트(306)의 출력 중 하나를 선택하도록 작동 가능하다. 일 실시예에서, 논리 게이트(306)는 AND 게이트이다. 기타 실시예들에서, 논리 게이트(306)는 NAND 게이트이다. 일 실시예에서, 논리 게이트(306)는 pwm_count_clear_sys 및 !ck_sys 신호들에 대한 논리 AND 연산을 실행한다. 여기서 "!"는 신호가 반전되는 것을 나타낸다. 일 실시예에서, 신호 pwm_count_clear_sys는 PWM 하강 에지가 발생하는 ck_sys 사이클에서의 ck_sys의 상승 에지에서 발생된다. 일 실시예에서, 신호 pwm_count_clear_dll은 PWM 하강 에지가 발생하는 ck_dll 사이클에서의 ck_dll의 하강 에지에서 발생된다.
(예를 들어, 도 2a의) 단일 에지 변조 전략에서의 듀티 사이클은 단 하나의 듀티 사이클이 주어진 스위칭 기간에서 실행되도록 요구한다. 일 실시예에서, 디지털 컨트롤러(101)는 다음 스위칭 사이클에서 스위칭 변환기에 의해 요구되는 정확한 값을 안다. 이런 결정론적 접근법을 이용하면, 일 실시예에서, 위상 시프팅된 클록들이 개략적인 지연선을 이용하여 발생되고, 셋업/홀드 위반들을 회피하기 위해 시퀀셜 유닛들(301, 302, 또는 303)을 리셋하기 위한 정확한 리셋 펄스를 발생하도록 선택될 수 있다.
일 실시예에서, 로직(300)은 하기 입력 클록들을 갖는다: ck_sys(Clk와 동일함)는 제어 논리에 대해 사용되는 입력 시스템 클록이고 개략적인 DLL에 입력된다; ck_dll(ck_pwm_skew로도 불림)은 일정 위상 시프트를 가진 ck_sys의 지연된 버전이다(예를 들어, 클록 주기 Clk의 25%보다 작음); 및 ck_pwm_clk는 PI인 P3의 출력이다.
일 실시예에서, 로직(300)은 개략적인 변조 로직(즉, 다중화기(203)의 출력 "coarse")으로부터의 1 클록 사이클(Clk)의 분해능으로 ck_pwm의 상승 에지를 설정하고, 미세 변조 로직(즉, P3 및 C3)으로부터의 P3로부터의 ck_pwm_clk의 분해능으로 ck_pwm의 하강 에지를 설정한다. 일 실시예에서, ck_pwm 출력은 set_phase가 ck_dll의 상승 에지상에서 1일 때 정확한 클록 사이클에서의 설정을 얻는다. 일 실시예에서, 이 특징은 에지 변조를 이끌기 위해 이용될 수 있다.
일 실시예에서, ck_pwm의 하강 에지는 ck_pwm_clk에 의해 제어되는 pwm_rst의 상승 에지상에 있고, 따라서 pwm_count_clear가 1이면 꼬리 에지 변조(trailing edge modulation)를 제공한다. 일 실시예에서, pwm_rst 플롭(302)은 ck_sys가 1이고 ck_dll이 0일 때 하이인 pwm_rst_rst 신호를 이용하여 다음 클록 사이클에서의 리셋을 얻는다. pwm_rst 플롭(302)이 셋업/홀드 위반들을 갖지 않는 것을 보장하기 위해, 일 실시예에서, pwm_count_clear 입력이 듀티 사이클에 기초한 하기 고찰들에 기초해 선택된다.
일 실시예에서, D<0.5에 대해 (즉, 50% 듀티 사이클 미만) ck_sys를 참조하는 모든 신호들이 변하지 않고 있으므로, pwm_count_clear_sys가 이용되는데, 여기서 'D'는 듀티 사이클 모듈로 클록 주기이다. 일 실시예에서, 0.5<D<0.75에 대해, ck_sys에 상대적인 모든 신호들이 변하지 않고 있고, pwm_count_clear_sys가 이용되나 !ck_sys로 퀄리파이(qualify)된다(여기서 '!'는 반전을 표시함).
일 실시예에서, pwm_count_clear_sys는, 시스템 클록 사이클의 시작부에서 발생되는 pwm_count_clear_sys가, ck_pwm_clk가 또한 변하고 있을 때, ck_dll 클록 사이클의 시작부에서 변하지 않는다는 것을 보장하기 위해서 !ck_sys로 퀄리파이된다. 그러한 실시예에서, 플롭(302)상의 셋업/홀드 문제들이 회피된다. 일 실시예에서, pwm_count_clear_sys는 ck_sys의 하강 에지 직후에만 변할 수 있는데, 이것은 셋업 위반들을 회피하도록 충분히 ck_pwm_clock 에지 전에 있다.
일 실시예에서, D>0.75에 대해, pwm_count_clear dll은 이것이 ck_dll의 네거티브 에지로 클록되는 플롭에서 발생됨에 따라 변하지 않는다. 그러한 실시예에서, pwm_count_clear_dll은 ck_sys 클록 사이클의 첫번째 절반이 pwm_rst가 설정을 얻도록 야기하지 않는 것을 보장하는 데에 사용된다. 로직(300)은 정확한 리셋 펄스가 항상 선택되고 올바른 듀티 사이클이 DPWM 모듈에서 발생되는 것을 보장한다. 일 실시예에서, 다중화기들(304 및 305)에 대한 실렉트 라인들이 PWM 명령을 관찰하고 D<0.5, 0.5<D<0.75, 또는 D>0.75이라면 판정하는 조합 로직(도시 생략)에 의해 발생된다.
도 4는 개시의 일 실시예에 따른, 디지털 제어된 펄스 폭 변조 신호를 발생하기 위한 장치를 가진 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC이다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 4의 그런 요소들은 설명된 방식과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이것에만 제한되지는 않는다는 점을 지적해 두고자 한다.
도 4는 평탄 표면 인터페이스 커넥터들(flat surface interface connectors)이 사용될 수 있는 모바일 디바이스의 실시예의 블록도를 도시한다. 일 실시예에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 태블릿, 모바일폰 또는 스마트폰, 무선 가능 e 리더, 또는 다른 무선 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 소정 컴포넌트들이 일반적으로 도시되어 있는데, 이러한 디바이스의 모든 컴포넌트들이 컴퓨팅 디바이스(1600)에서 도시되지는 않았다는 점이 이해될 것이다.
일 실시예에서, 컴퓨팅 디바이스(1600)는 논의된 실시예들에 따른, 도 1-3의 실시예들과 관련하여 기술된 디지털 펄스 폭 변조기(및/또는 VR(100))를 가진 제1 프로세서(1610)를 포함한다. 컴퓨팅 디바이스(1600)의 다른 블록들은 또한 도 1-3의 실시예들과 관련하여 기술된 디지털 펄스 폭 변조기(및/또는 VR(100))를 포함할 수 있다. 본 개시의 다양한 실시예들은 또한 무선 인터페이스와 같은 (1670) 내에 네트워크 인터페이스를 포함할 수 있어서, 시스템 실시예가 무선 디바이스, 예를 들어 셀 폰 또는 PDA(personal digital assistant)에 통합될 수 있도록 한다.
일 실시예에서, 프로세서(1610)(및 프로세서(1690))는 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그램가능한 로직 디바이스들, 또는 다른 처리 수단과 같은 하나 이상의 물리적 디바이스들을 포함할 수 있다. 프로세서(1610)에 의해 실행되는 처리 동작들은 애플리케이션들 및/또는 디바이스 기능들이 그 상에서 실행되는 운영 체제 또는 운영 플랫폼의 실행을 포함한다. 처리 동작들은 인간 사용자나 다른 디바이스들과의 I/O(입/출력)에 연관되는 동작들, 전력 관리에 연관되는 동작들, 및/또는 컴퓨팅 디바이스(1600)를 또 다른 디바이스에 접속하는 것에 연관되는 동작들을 포함한다. 처리 동작들은 오디오 I/O 및/또는 디스플레이 I/O에 연관되는 동작들을 또한 포함할 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1600)는 오디오 기능들을 컴퓨팅 디바이스에게 제공하는 것과 연관되는 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타내는 오디오 서브시스템(1620)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력뿐만 아니라, 마이크 입력을 포함할 수 있다. 그와 같은 기능들을 위한 디바이스들은 컴퓨팅 디바이스(1600)에 집적되거나 컴퓨팅 디바이스(1600)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(1610)에 의해 수신되고 처리되는 오디오 명령들을 제공함으로써 디바이스(1600)와 상호 작용한다.
디스플레이 서브시스템(1630)은 사용자가 컴퓨팅 디바이스(1600)와 상호 작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(1630)은 디스플레이를 사용자에게 제공하기 위해 이용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(1632)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(1632)는 디스플레이와 관계된 적어도 몇몇 처리를 실행하기 위해 프로세서(1610)와 별개인 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(1630)은 사용자에의 출력 및 사용자로부터의 입력 양쪽을 제공하는 터치스크린(또는 터치패드) 디바이스를 포함한다.
I/O 컨트롤러(1640)는 사용자와의 상호작용과 관계되는 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 컨트롤러(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)의 일부인 하드웨어를 관리하기 위해 동작할 수 있다. 덧붙여, I/O 컨트롤러(1640)는 사용자가 그를 통해 시스템과 상호 작용할 수 있는, 컴퓨팅 디바이스(1600)에 접속하는 부가적 디바이스들을 위한 접속 포인트를 예시한다. 예를 들어, 컴퓨팅 디바이스(1600)에 부착될 수 있는 디바이스들은 마이크 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스들, 키보드 또는 키패드 디바이스들, 또는 카드 판독기들 또는 기타 디바이스들과 같은 특정 응용들이 사용하기 위한 기타 I/O 디바이스들을 포함할 수 있다.
전술한 바와 같이, I/O 컨트롤러(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)과 상호 작용할 수 있다. 예를 들어, 마이크 또는 기타 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(1600)의 하나 이상의 애플리케이션들 또는 기능들에 대한 입력 또는 명령들을 제공할 수 있다. 덧붙여, 오디오 출력은 디스플레이 출력 대신에 또는 그에 부가하여 제공될 수 있다. 또 다른 예에서, 디스플레이 서브시스템(1630)이 터치스크린을 포함한다면, 디스플레이 디바이스는 또한 입력 디바이스의 역할을 하고, 이것은 적어도 부분적으로 I/O 컨트롤러(1640)에 의해 관리될 수 있다. 또한 I/O 컨트롤러(1640)에 의해 관리되는 I/O 기능들을 제공하기 위해 컴퓨팅 디바이스(1600)상에 부가적 버튼들 또는 스위치들이 있을 수 있다.
일 실시예에서, I/O 컨트롤러(1640)는 가속도계들, 카메라들, 광 센서들 또는 기타 환경 센서들, 또는 디바이스(1600)에 포함될 수 있는 기타 하드웨어와 같은 디바이스들을 관리한다. 입력은 직접적 사용자 상호 작용의 일환일 수 있을 뿐만 아니라, (잡음 필터링, 휘도 검출을 위한 디스플레이 조정, 카메라를 위한 플래시 적용, 또는 기타 특징들과 같은) 그 동작들에 영향을 미치기 위해 환경 입력을 시스템에게 제공하는 것일 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1600)는 배터리 전력 사용, 배터리 충전, 및 전력 절감 동작과 관계되는 특징들을 관리하는 전력 관리(1650)를 포함한다. 메모리 서브시스템(1660)은 컴퓨팅 디바이스(1600)에 정보를 저장하기 위한 메모리 디바이스들을 포함한다. 메모리는 비휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 결정되지 않음(indeterminate)) 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(1660)은 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 다른 데이터뿐만 아니라, 컴퓨팅 디바이스(1600)의 애플리케이션들 및 기능들의 실행에 연관되는 시스템 데이터(장기적이든 또는 임시적이든)를 저장할 수 있다.
실시예들의 요소들은 컴퓨터 실행가능 명령어들(예를 들어, 본 명세서에서 논의되는 임의의 다른 처리들을 구현하는 명령어들)을 저장하기 위한 기계 판독가능 매체(예를 들어, 메모리(1660))로서 또한 제공된다. 기계 판독가능 매체(예를 들어, 메모리(1660))는 플래시 메모리, 광학 디스크들, CD-ROM들, DVD ROM들, RAM들, EPROM들, EEPROM들, 자기 또는 광학 카드들, 상변화 메모리(PCM), 또는 전자적 또는 컴퓨터 실행가능 명령어들을 저장하기에 적합한 다른 유형의 기계 판독가능 매체를 포함할 수 있지만, 이것들에만 제한되지는 않는다. 예를 들어, 본 개시의 실시예들은, 통신 링크(예를 들어, 모뎀 또는 네트워크 연결)를 통하여 데이터 신호들에 의해 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)에게 전송될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로드될 수 있다.
연결(1670)은 컴퓨팅 디바이스(1600)가 외부 디바이스들과 통신할 수 있게 하기 위한 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선을 위한 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는 기타 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스들일 수 있을 뿐만 아니라, 헤드셋들, 프린터들, 또는 기타 디바이스들과 같은 주변 장치들일 수 있다.
연결(1670)은 다중의 상이한 연결 유형들을 포함할 수 있다. 일반화하기 위해, 컴퓨팅 디바이스(1600)는 셀룰러(cellular) 연결(1672) 및 무선 연결(1674)을 가진 것으로 도해된다. 셀룰러 연결(1672)은, GSM(global system for mobile communications) 또는 변동들 또는 파생물들, CDMA(code division multiple access) 또는 변동들 또는 파생물들, TDM(time division multiplexing) 또는 변동들 또는 파생물들, 또는 기타 셀룰러 서비스 표준들을 통해 제공되는 것과 같은 무선 반송파들에 의해 제공되는 셀룰러 네트워크 연결을 일반적으로 지칭한다. 무선 연결(또는 무선 인터페이스)(1674)는 셀룰러가 아닌 무선 연결을 지칭하고, PAN들(블루투스, 근접 장(Near Field), 기타 등등과 같은 것), LAN들(Wi-Fi와 같은 것), WAN들(WiMax와 같은 것), 및 기타 무선 통신들을 포함할 수 있다.
주변 장치 접속들(1680)은 하드웨어 인터페이스들 및 커넥터들뿐만 아니라, 주변 장치 접속들을 이루기 위한 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)가 기타 컴퓨팅 디바이스들에게의 주변 장치("에게" 1682)일 뿐만 아니라, 이것에 접속되는 주변 장치들("로부터" 1684)을 갖기도 한다는 것을 이해해야 한다. 컴퓨팅 디바이스(1600)는 흔히 컴퓨팅 디바이스(1600)상의 콘텐츠를 관리하는 것(다운로딩 및/또는 업로딩, 변경, 또는 동기화와 같은 것)과 같은 목적들을 위해 기타 컴퓨팅 디바이스들에 접속하는 "도킹" 커넥터를 갖는다. 덧붙여, 도킹 커넥터는 컴퓨팅 디바이스(1600)로 하여금 예를 들어 시청각 또는 기타 시스템들에 대한 콘텐츠 출력을 제어하게 허용하는 소정 주변 장치들에게 컴퓨팅 디바이스(1600)가 접속하도록 허용할 수 있다.
사적 도킹 커넥터 또는 기타 사적 접속 하드웨어에 더하여, 컴퓨팅 디바이스(1600)는 공통 또는 표준 기반 커넥터들을 통해 주변 장치 접속들(1680)을 이룰 수 있다. 공통 유형들은 범용 직렬 버스(USB) 커넥터(이는 다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함함), MDP(MiniDisplayPort)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), 파이어와이어, 또는 기타 유형들을 포함할 수 있다.
본 명세서에서 "실시예(an embodiment)", "일 실시예(one embodiment)", "몇몇 실시예들(some embodiments)" 또는 "기타 실시예들(other embodiments)"에 대한 참조는, 실시예들과 관련하여 설명된 특정의 특징, 구조 또는 특성이 적어도 몇몇 실시예들에 포함되지만 반드시 모든 실시예들에 포함되는 것은 아니라는 것을 의미한다. "실시예", "일 실시예" 또는 "몇몇 실시예들"의 다양한 등장들은 모두가 반드시 동일 실시예들을 지칭하는 것은 아니다. 컴포넌트, 특징, 구조 또는 특성이 포함될 수 있다("may", "might" 또는 "could")라고 본 명세서가 진술하는 경우, 그 특정의 컴포넌트, 특징, 구조 또는 특성이 포함될 것이 요구되는 것은 아니다. 본 명세서 또는 청구항이 단수("a" 또는 "an") 요소를 언급하는 경우, 이것은 요소들 중 하나만 존재하는 것을 의미하지는 않는다. 본 명세서 또는 청구항이 "부가적" 요소를 지칭하는 경우, 이것은 하나보다 많은 부가적인 요소들이 존재하는 것을 배제하지는 않는다.
또한, 특정의 특징들, 구조들, 기능들 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예는, 2개의 실시예와 연관되는 특정 특징들, 구조들, 기능들 또는 특성들이 상호 배타적이지 않은 경우에는 언제든지 제2 실시예와 조합될 수 있다.
본 개시가 그 특정 실시예들과 관련하여 설명되었지만, 전술한 설명에 비추어, 통상의 기술자에게는 이러한 실시예들의 많은 대안, 수정 및 변형이 명백할 것이다. 예를 들어, 다른 메모리 아키텍처들, 예를 들어 동적 RAM(DRAM)이 논의된 실시예들을 이용할 수 있다. 본 개시의 실시예들은, 첨부된 청구항들의 광범위 내에 있는 이러한 모든 대안, 수정, 및 변형을 포괄하도록 의도된 것이다.
또한, 집적 회로(IC) 칩들 및 다른 컴포넌트들에의 공지된 전력/접지 접속들은, 예시 및 논의의 단순함을 위해 및 본 개시를 모호하게 하지 않도록, 제시된 도면들 내에 도시될 수도 있고 도시되지 않을 수도 있다. 또한, 배열들은, 본 개시를 모호하게 하는 것을 회피하기 위해서, 또한 이러한 블록도 배열들의 구현과 관련한 상세 사항들이 본 개시가 구현되게 될 플랫폼에 크게 종속한다(즉, 이러한 상세 사항들은 통상의 기술자의 이해 범위 내에 잘 있어야 한다)는 사실을 고려하여 블록도 형태로 도시될 수 있다. 본 개시의 예시적 실시예들을 설명하기 위해서 특정 상세 사항들(예를 들어, 회로들)이 제시되어 있지만, 본 개시는 이들 특정 상세 사항 없이 또는 이들 특정 상세 사항의 변형을 이용하여 실시될 수 있다는 것이 통상의 기술자에게 명백할 것이다. 따라서, 본 설명은 제한을 위한 것이 아니라 예시적인 것으로 간주되어야 한다.
하기 예들은 추가 실시예들과 관련된다. 이 예들에서의 상세 사항들은 하나 이상의 실시예들에서의 어디에서나 이용될 수 있다. 본 명세서에 설명된 장치의 모든 선택 사항 특징들은 방법 또는 처리와 관련하여 또한 구현될 수 있다.
예를 들어, 일 실시예에서, 장치는 하기를 포함한다: 지연선의 지연 소자에 입력을 결합하기 위한 제1 위상 보간기(PI) - 이 결합은 선택 유닛을 통한 것임 -; 지연선의 지연 소자의 출력에 결합하기 위한 제2 PI - 이 결합은 선택 유닛을 통한한 것임 -; 및 출력을 제공하기 위한 제3 PI - 제3 PI는 제1 및 제2 PI들의 지연 설정들에 따라 교정됨 -. 일 실시예에서, 제1 PI는 지연 소자의 최대 지연인 초기 지연을 갖는다.
일 실시예에서, 제2 PI는 지연 소자의 최소 지연인 초기 지연을 갖는다. 일 실시예에서, 장치는 제1 및 제2 PI들의 출력들을 위상 정렬하기 위한 교정 유닛을 더 포함한다. 일 실시예에서, 교정 유닛은 제3 PI의 지연을 교정하기 위한 것이다. 일 실시예에서, 장치는 제1 및 제2 PI들의 출력들을 위상 정렬하기 위해 제1 및 제2 PI들에 결합되는 위상 검출기를 더 포함한다. 일 실시예에서, 위상 검출기의 출력은 제1 및 제2 PI들의 지연 설정들을 조절함으로써 제1 및 제2 PI들의 출력들을 위상 정렬하기 위한 교정 유닛에 의해 이용된다.
일 실시예에서, 제1, 제2, 및 제3 PI들 각각은 하기를 포함한다: 전류 제어된 드라이버; 및 전류 제어된 드라이버의 출력에 결합되는 서모미터 코딩된 프로그램가능한 커패시터. 일 실시예에서, 장치는 클록으로서 제3 PI의 출력을 수신하고 또한 펄스 폭 변조된 신호를 발생하기 위한 출력을 발생하는 시퀀셜 유닛을 더 포함한다. 일 실시예에서, 장치는 직렬로 함께 결합된 가변 지연 소자들을 가진 지연선을 포함하는 지연 고정 루프를 더 포함한다. 일 실시예에서, 장치는 지연선에 결합되는 선택 유닛을 제어하기 위한 디지털 컨트롤러를 더 포함한다.
또 다른 예에서, 일 실시예에서, 전압 조정기(VR)는 인덕터; 인덕터 및 부하에 결합되는 커패시터; 인덕터에 결합되는 브리지; 및 펄스 변조된 신호를 브리지에게 제공하기 위한 펄스 폭 변조기(PWM)를 포함하고, PWM은 선택 유닛을 통해 지연선의 지연 소자에게 입력을 결합하기 위한 제1 위상 보간기(PI); 선택 유닛을 통해 지연선의 지연 소자의 출력을 결합하기 위한 제2 PI; 및 펄스 변조된 신호를 발생하기 위해 이용되는 출력을 제공하기 위한 제3 PI를 포함하고, 제3 PI는 제1 및 제2 PI들의 지연 설정들에 따라 교정된다.
일 실시예에서, VR은 제3 PI의 출력에 따라 상기 펄스 변조된 신호를 발생하기 위한 SR(set-reset) 래치를 더 포함한다. 일 실시예에서, SR 래치는 제3 PI의 출력을 이용하여 자신의 출력을 리셋하기 위한 것이고, 여기서 SR 래치는 지연선으로부터의 지연 소자의 출력을 이용하여 기지의 논리 레벨에 자신의 출력을 설정하기 위한 것이다. 일 실시예에서, 부하는 프로세서 코어이다.
또 다른 예에서, 일 실시예에서, 시스템은 메모리 유닛; 메모리 유닛에 결합되는 프로세서 - 프로세서는 전압 조정기를 포함하고, 전압 조정기는 펄스 폭 변조기(PWM)를 구비하고, PWM은 선택 유닛을 통해 지연선의 지연 소자에게 입력을 결합하기 위한 제1 위상 보간기(PI); 선택 유닛을 통해 지연선의 지연 소자의 출력을 결합하기 위한 제2 PI; 및 펄스 변조된 신호를 발생하기 위해 이용되는 출력을 제공하기 위한 제3 PI를 포함하고, 제3 PI는 제1 및 제2 PI들의 지연 설정들에 따라 교정됨 -; 및 프로세서로 하여금 다른 디바이스와 통신하도록 허용하기 위한 무선 인터페이스를 포함한다.
일 실시예에서, 시스템은 프로세서에 의해 처리되는 콘텐츠를 표시하기 위한 디스플레이 유닛을 더 포함한다. 일 실시예에서, 디스플레이 유닛은 터치스크린이다. 일 실시예에서, PWM은 실시예들에 기술되는 장치에 따른 것이다.
또 다른 예에서, 일 실시예에서, 시스템은 메모리 유닛; 및 메모리 유닛에 결합되는 프로세서를 포함하고, 프로세서는 전압 조정기를 포함하고, 전압 조정기는 인덕터 및 부하에 결합되는 커패시터; 인덕터에 결합되는 브리지; 및 브리지에게 펄스 변조된 신호를 제공하기 위한 펄스 폭 변조기(PWM)를 포함하고, PWM은 선택 유닛을 통해 지연선의 지연 소자에게 입력을 결합하기 위한 제1 위상 보간기(PI); 선택 유닛을 통해 지연선의 지연 소자의 출력을 결합하기 위한 제2 PI; 및 펄스 변조된 신호를 발생하기 위해 이용되는 출력을 제공하기 위한 제3 PI를 포함하고, 제3 PI는 제1 및 제2 PI들의 지연 설정들에 따라 교정된다.
일 실시예에서, 시스템은 프로세서가 다른 디바이스와 통신하는 것을 허용하기 위한 무선 인터페이스를 더 포함한다. 일 실시예에서, 시스템은 프로세서에 의해 처리되는 콘텐츠를 표시하기 위한 디스플레이 유닛을 더 포함한다. 일 실시예에서, 디스플레이 유닛은 터치스크린이다. 일 실시예에서, 전압 조정기는 다양한 실시예들에 기술된 전압 조정기(VR)에 따른 것이다.
독자로 하여금 본 기술적 개시의 속성 및 요점을 알아내는 것을 허용하는 요약서가 제공된다. 이 요약서는 청구항들의 범위나 의미를 제한하기 위해 이용되지 않을 것이라는 전제 하에서 제출된다. 하기 청구항들은 이에 의해 상세한 설명에 통합되며, 각각의 청구항은 개별 실시예로서 그 자체로 성립한다.
Claims (24)
- 장치로서,
지연선의 지연 소자에 입력을 결합하기 위한 제1 위상 보간기(phase interpolator; PI) - 이 결합은 선택 유닛을 통한 것임 -;
상기 지연선의 상기 지연 소자의 출력에 결합하기 위한 제2 PI - 이 결합은 상기 선택 유닛을 통한 것임 -; 및
출력을 제공하기 위한 제3 PI - 상기 제3 PI는 상기 제1 및 제2 PI들의 지연 설정들에 따라 교정됨 -
를 포함하는 장치. - 제1항에 있어서, 상기 제1 PI는 상기 지연 소자의 최대 지연인 초기 지연을 갖는 장치.
- 제1항에 있어서, 상기 제2 PI는 상기 지연 소자의 최소 지연인 초기 지연을 갖는 장치.
- 제1항에 있어서, 상기 제1 및 제2 PI들의 출력들을 위상 정렬하는 교정 유닛을 더 포함하는 장치.
- 제4항에 있어서, 상기 교정 유닛은 상기 제3 PI의 지연을 교정하기 위한 것인 장치.
- 제4항에 있어서, 상기 제1 및 제2 PI들의 출력들을 위상 정렬하기 위해 상기 제1 및 제2 PI들에 결합되는 위상 검출기를 더 포함하는 장치.
- 제6항에 있어서, 상기 위상 검출기의 출력은 상기 제1 및 제2 PI들의 지연 설정들을 조절함으로써 상기 제1 및 제2 PI들의 출력들을 위상 정렬하기 위해 상기 교정 유닛에 의해 이용되는 장치.
- 제1항에 있어서, 상기 제1, 제2, 및 제3 PI들 각각은,
전류 제어된 드라이버; 및
상기 전류 제어된 드라이버의 출력에 결합되는 서모미터 코딩된 프로그램가능한 커패시터(thermometer coded programmable capacitor)
를 포함하는 장치. - 제1항에 있어서, 클록으로서 상기 제3 PI의 출력을 수신하고 또한 펄스 폭 변조된 신호를 발생하기 위한 출력을 발생하는 시퀀셜 유닛(sequential unit)을 더 포함하는 장치.
- 제1항에 있어서,
직렬로 함께 결합되는 가변 지연 소자들을 가진 상기 지연선을 포함하는 지연 고정 루프
를 더 포함하는 장치. - 제1항에 있어서,
상기 지연선에 결합되는 상기 선택 유닛을 제어하기 위한 디지털 컨트롤러
를 더 포함하는 장치. - 전압 조정기(voltage regulator; VR)로서,
인덕터;
상기 인덕터 및 부하에 결합되는 커패시터;
상기 인덕터에 결합되는 브리지; 및
펄스 변조된 신호를 상기 브리지에게 제공하기 위한 펄스 폭 변조기(pulse width modulator; PWM)
를 포함하고,
상기 PWM은,
선택 유닛을 통해 지연선의 지연 소자에 입력을 결합하기 위한 제1 위상 보간기(PI);
상기 선택 유닛을 통해 상기 지연선의 상기 지연 소자의 출력을 결합하기 위한 제2 PI; 및
상기 펄스 변조된 신호를 발생하기 위해 이용되는 출력을 제공하기 위한 제3 PI - 상기 제3 PI는 상기 제1 및 제2 PI들의 지연 설정들에 따라 교정됨 -
를 포함하는 전압 조정기. - 제12항에 있어서, 상기 제3 PI의 출력에 따라 상기 펄스 변조된 신호를 발생하기 위한 SR 래치(set-reset latch)를 더 포함하는 전압 조정기.
- 제13항에 있어서, 상기 SR 래치는 상기 제3 PI의 출력을 이용하여 자신의 출력을 리셋하기 위한 것이고, 상기 SR 래치는 상기 지연선으로부터의 지연 소자의 출력을 이용하여 기지의(known) 논리 레벨에 자신의 출력을 설정하기 위한 것인 전압 조정기.
- 제12항에 있어서, 상기 부하는 프로세서 코어인 전압 조정기.
- 시스템으로서,
메모리 유닛;
상기 메모리 유닛에 결합되는 프로세서 - 상기 프로세서는 전압 조정기를 포함하고 상기 전압 조정기는 펄스 폭 변조기(PWM)를 구비함 -; 및
상기 프로세서로 하여금 다른 디바이스와 통신하도록 허용하기 위한 무선 인터페이스
를 포함하고,
상기 펄스 폭 변조기(PWM)는,
선택 유닛을 통해 지연선의 지연 소자에 입력을 결합하기 위한 제1 위상 보간기(PI);
상기 선택 유닛을 통해 상기 지연선의 상기 지연 소자의 출력을 결합하기 위한 제2 PI; 및
펄스 변조된 신호를 발생하기 위해 이용되는 출력을 제공하기 위한 제3 PI - 상기 제3 PI는 상기 제1 및 제2 PI들의 지연 설정들에 따라 교정됨 -
를 포함하는 시스템. - 제16항에 있어서, 상기 프로세서에 의해 처리되는 콘텐츠를 표시하기 위한 디스플레이 유닛을 더 포함하는 시스템.
- 제17항에 있어서, 상기 디스플레이 유닛은 터치스크린인 시스템.
- 제18항에 있어서, 상기 제1 PI는 상기 지연 소자의 최대 지연인 초기 지연을 갖는 시스템.
- 제18항에 있어서, 상기 제2 PI는 상기 지연 소자의 최소 지연인 초기 지연을 갖는 시스템.
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