JP4197523B2 - 半導体装置 - Google Patents
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Description
このような従来の半導体装置の構成例を図21に示す。
これにより、1クロック単位で現基準信号のクロックの位相制御を行うことができる。
これにより、1/Mライン単位で現基準信号のクロックの位相制御を行うことができる。
これにより、1ライン単位で現基準信号のクロックの位相制御を行うことができる。
図1は、本発明の実施の形態1による半導体装置の構成を示すブロック図である。
本実施の形態1に示す半導体装置は、クロック入力端子1、遅延素子2〜5、位相比較器6、制御器7、前基準信号入力端子8、現基準信号入力端子9、基準信号位相検出回路10、比較回路11、位相制御回路12、選択器制御回路13、選択器14、および同期クロック出力端子15を有している。
上記現基準信号入力端子9は、現基準信号を入力する。
上記選択器14は、上記選択器制御回路13の制御により、上記各遅延素子2〜5のうちの1つを同期クロックとして選択し、同期クロック出力端子15を介して外部に出力する。
上記比較回路11は、減算器20を有し、前基準信号の位相状態8sと現基準信号の位相状態9sとの大小判別を行い、該判別結果に基づいてキャリー信号20sを出力する。この信号20sは、前基準信号の位相状態8sが現基準信号の位相状態9sより大きい場合は1を示し、前基準信号の位相状態8sが現基準信号の位相状態9sより小さい場合は0を示す。
まず、クロック入力端子1に同期させたいクロックと同じ周波数のクロックを入力する。入力されたクロックは、上記遅延素子2〜5で遅延され、遅延素子5の出力クロックが比較信号として位相比較器6に入力される。また、クロック入力端子1から入力されたクロックは、被比較信号として位相比較器6に入力される。
図4は、本発明の実施の形態2による半導体装置の構成を示すブロック図である。なお、図4において、図1と同一または相当する構成要素については同じ符号を用い、その説明を省略する。
基準信号位相検出回路10では、各遅延素子2〜5の出力クロックと前基準信号との位相差、及び各遅延素子2〜5の出力クロックと現基準信号との位相差に基づいて、前基準信号及び現基準信号の位相状態を検出する。
図7は、本発明の実施の形態3による半導体装置の構成を示すブロック図である。なお、図7において、図1と同一または相当する構成要素については同じ符号を用い、その説明を省略する。
基準信号位相検出回路10では、各遅延素子2〜5の出力クロックと前基準信号との位相差、及び各遅延素子2〜5の出力クロックと現基準信号との位相差に基づいて、前基準信号及び現基準信号の位相状態を検出する。
図10は、本発明の実施の形態4による半導体装置の構成を示すブロック図である。なお、図10において、図4と同一または相当する構成要素については同じ符号を用い、その説明を省略する。
基準信号位相検出回路10では、各遅延素子2〜5の出力クロックと前基準信号との位相差、及び各遅延素子2〜5の出力クロックと現基準信号との位相差に基づいて、前基準信号及び現基準信号の位相状態を検出する。
図13は、本発明の実施の形態5による半導体装置の構成を示すブロック図である。なお、図13において、図1と同一または相当する構成要素については同じ符号を用い、その説明を省略する。
図16は、本発明の実施の形態6による半導体装置の構成を示すブロック図である。なお、図16において、図4と同一または相当する構成要素については同じ符号を用い、その説明を省略する。
2〜5 遅延素子
6 位相比較器
7 制御器
8 前基準信号入力端子
9 現基準信号入力端子
10 基準信号位相検出回路
11 比較回路
12 位相制御回路
13 選択器制御回路
14 選択器
15 同期クロック出力端子
16 位相制御回路
17 1ライン幅均等分割カウンタ回路
18 ラインカウンタ回路
19 切替手段
20 減算器
21 セレクタ
22 セレクタ
23 加算器
24 セレクタ
25 フリップフロップ
26 EX−OR回路
Claims (10)
- 入力クロックをN段の遅延素子により1/Nクロックずつ位相シフトさせ、該各遅延素子から出力されるクロックのうち、前基準信号に最も同期するクロックを選択器により選択し同期クロックとして出力する半導体装置において、
上記1/Nクロックずつ位相シフトされたクロックと現基準信号との位相差、及び上記1/Nクロックずつ位相シフトされたクロックと上記現基準信号の1ライン前の前基準信号との位相差に基づいて、現基準信号及び前基準信号の位相状態を検出する基準信号位相検出回路と、
上記基準信号位相検出回路にて検出された上記現基準信号、及び上記前基準信号の位相状態を比較する比較回路と、
上記比較回路にて上記現基準信号と上記前基準信号の位相状態が一致していないことを検出したとき、上記現基準信号のクロックの位相状態を位相シフトさせて上記前基準信号の位相状態に一致させる位相制御回路と、
上記位相制御回路の出力に基づいて上記選択器を制御する選択器制御回路とを備えた、
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記位相制御回路は、クロック数を1ステップずつカウントアップさせて上記位相制御を行う、
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記位相制御回路は、クロック数を1ステップずつカウントダウンさせて上記位相制御を行う、
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記位相制御回路は、上記現基準信号のクロックの位相を、クロックレート幅が(1+N)/Nクロック幅で、上記前基準信号の位相に近い方向に位相シフトさせる、
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記位相制御回路は、上記現基準信号のクロックの位相を、クロックレート幅が(N−1)/Nクロック幅で、上記前基準信号の位相に近い方向に位相シフトさせる、
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記位相制御回路は、上記現基準信号のクロックの位相を、クロックレート幅が1クロック幅以上となる方向へ位相シフトさせて上記前基準信号の位相に近づける、
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記位相制御回路は、上記現基準信号のクロックの位相を、クロックレート幅が1クロック幅以下となる方向へ位相シフトさせ、上記前基準信号の位相に近づける、
ことを特徴とする半導体装置。 - 請求項1ないし請求項7のいずれかに記載の半導体装置において、
上記位相制御回路は、1クロック単位でクロック数をカウントし、該カウント値に基づいて上記位相制御を行う、
ことを特徴とする半導体装置。 - 請求項1ないし請求項7のいずれかに記載の半導体装置において、
上記位相制御回路は、1/M(Mは2以上の整数)ライン単位でクロック数をカウントし、該カウント値に基づいて上記位相制御を行う、
ことを特徴とする半導体装置。 - 請求項1ないし請求項7のいずれかに記載の半導体装置において、
上記位相制御回路は、1ライン単位でクロック数をカウントし、該カウント値に基づいて上記位相制御を行う、
ことを特徴とする半導体装置。
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