JPH07162402A - クロック抽出回路 - Google Patents

Abstract

(57)【要約】 【目的】 受信バースト信号に対する雑音等に影響され
にくく安定した動作を行うクロック抽出回路を得る。 【構成】 変化点検出回路１は受信バースト信号の変化
点を検出してタイミング信号を出力し、位相比較回路２
はタイミング信号と出力クロックの位相を比較してその
結果を進み／遅れ信号として出力する。同期判定回路３
は受信バースト信号と出力クロックの位相関係を判定し
て同期／非同期信号を出力し、１周期検出回路４は入力
クロックと出力クロックの位相差が１クロック周期にな
った時に１周期検出信号を出力する。制御回路５は進み
／遅れ信号と１周期検出信号及びアップダウンカウンタ
６の計数結果であるコード信号を入力として、カウント
アップ／ダウン信号を出力する。アップダウンカウンタ
６は非同期信号受信時においてカウントアップ／ダウン
信号によりカウントアップ／ダウン動作を行い、同期信
号受信時においては計数動作を停止する。可変遅延回路
７はコード信号の値によって入力クロックの遅延時間を
変化させて出力クロックとする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、受信バースト信号か
らその信号に位相同期したクロックを生成するクロック
抽出回路に関するものである。

【０００２】

【従来の技術】図１２は例えば１９９１年電子情報通信
学会秋季大会予稿Ｂ−６０１に示されたクロック抽出回
路を示すブロック構成図であり、図において、１は変化
点検出回路、１０はクロック選択回路、１１はクロック
多相化回路である。

【０００３】次に動作について説明する。変化点検出回
路１は受信バースト信号の変化点を検出し、受信バース
ト信号のタイミング信号をクロック選択回路１０に送出
する。またクロック多相化回路１１は入力クロックに対
して互いに位相の異なる複数のクロックを生成し、クロ
ック選択回路１０に送出する。クロック選択回路１０は
変化点検出回路１の出力である受信バースト信号のタイ
ミング信号とクロック多相化回路１１の出力である互い
に位相の異なる複数のクロック位相を比較し、受信バー
スト信号のタイミング信号の位相に最も近いクロックを
選択して出力する。

【０００４】図１３は動作を示すタイムチャートであ
る。クロック選択回路１０は受信バーストデータの変化
点Ａの位相とクロック多相化回路１１の出力であるクロ
ック１、クロック２、クロック３との位相比較を行い、
最も位相差の少ないクロック２を選択し変化点Ｂにおい
て出力する。

【０００５】

【発明が解決しようとする課題】従来のクロック抽出回
路は以上のように構成されているので、受信バースト信
号に対する雑音等により変化点検出回路が誤動作した場
合、その影響が直ちに出力クロックの位相変動に反映し
また位相変動幅も制御できない、などの問題点があっ
た。

【０００６】この発明は上記のような問題点を解消する
ためになされたもので、受信バースト信号に対する雑音
等により変化点検出回路が誤動作した場合でも、その影
響を低減し常に安定した動作を行うクロック抽出回路を
得ることを目的としている。

【０００７】

【課題を解決するための手段】この発明に係るクロック
抽出回路は、受信バースト信号の立ち上がりまたは立ち
下がりを検出する変化点検出回路と、変化点検出回路の
出力と出力クロックの位相を比較する位相比較回路と、
受信バースト信号と出力クロックが位相同期状態にある
かどうかを判定する同期判定回路と、入力クロックと出
力クロックの位相差が１クロック周期となることを検出
する１周期検出回路と、位相比較回路の比較結果出力と
１周期検出回路の検出出力と同期判定回路の判定出力に
よって入力クロックの位相を変化させる位相制御回路を
備えたものである。

【０００８】また、位相制御回路として位相比較回路の
比較結果出力と１周期検出回路の検出出力とアップダウ
ンカウンタの出力からアップダウンカウンタの制御信号
を生成する制御回路と、制御信号と同期判定回路の判定
出力によって計数動作を行うアップダウンカウンタと、
アップダウンカウンタの出力に応じて入力クロックの遅
延時間を変化させる可変遅延回路を備えたものである。

【０００９】また、制御回路の制御信号出力に統計処理
を行いその結果をアップダウンカウンタに出力する処理
回路を備えたものである。

【００１０】また、アップダウンカウンタのコード出力
を１周期検出回路の検出出力出力時に記憶するレジスタ
回路を備えたものである。

【００１１】

【作用】この発明におけるクロック抽出回路は、受信バ
ースト信号の変化点位相と出力クロックの位相比較結果
により入力クロックに対する遅延時間を変化させて出力
クロック位相を調整し、受信バースト信号に位相同期し
たクロックを出力する。位相比較は出力クロックをフィ
ードバックして行われるので、出力クロックを常に監視
することができ、出力クロック異常に対してより安定な
動作を行うことができる。

【００１２】また、出力クロックの位相調整は位相比較
結果に基づいて可変遅延回路をアップダウンカウンタで
制御することにより行われるので、一定の制御幅で連続
的な同期動作が可能である。雑音等による変化点検出回
路の誤動作に対しても、出力クロック位相が極端に変化
することはない。また、同期状態ではアップダウンカウ
ンタの計数動作を停止させるので、より安定な動作を行
うことができる。

【００１３】また、位相比較結果に対して統計処理を行
った後にアップダウンカウンタを制御することにより、
雑音等による変化点検出回路の誤動作の影響をより低減
させることができる。

【００１４】また、１周期検出回路によって検出された
１クロック周期におけるアップダウンカウンタのコード
出力を記憶してその値を可変遅延回路の１クロック周期
の遅延に対応する制御コードとすることにより、可変遅
延回路の遅延素子値のばらつきや温度変動を補償するこ
とができる。

【００１５】

【実施例】実施例１．図１は本発明第一実施例のクロッ
ク抽出回路のブロック構成図である。図１において１は
変化点検出回路、２は位相比較回路、３は同期判定回
路、４は１周期検出回路、５は制御回路、６はアップダ
ウンカウンタ、７は可変遅延回路である。

【００１６】図１のブロック構成図の動作について説明
する。変化点検出回路１は受信バースト信号の立ち上が
りまたは立ち下がりを検出し、その検出結果であるタイ
ミング信号を位相比較回路２に出力する。位相比較回路
２はタイミング信号と出力クロックの位相を比較し、そ
の比較結果である進み／遅れ信号を制御回路５に出力す
る。同期判定回路３は受信バースト信号と出力クロック
が位相同期状態にあるかどうかを判定し、その結果であ
る同期／非同期信号をアップダウンカウンタ６に出力す
る。１周期検出回路４は入力クロックと出力クロックの
位相差が１クロック周期となることを検出し、その検出
結果である１周期検出信号を制御回路５に出力する。制
御回路５は進み／遅れ信号と１周期検出信号とアップダ
ウンカウンタ６の出力から制御信号を生成し、アップダ
ウンカウンタ６に出力する。アップダウンカウンタ６は
制御信号と同期／非同期信号によって計数動作を行い、
計数結果を制御回路５及び可変遅延回路７に出力する。
可変遅延回路７はアップダウンカウンタ６の出力に応じ
て入力クロックに対する遅延時間を変化させ、出力クロ
ックを生成する。

【００１７】図２は第一実施例の具体例を示す回路図で
あり、特に変化点抽出回路１、位相比較回路２、同期判
定回路３、１周期検出回路４を詳細に示す。

【００１８】変化点検出回路１は遅延時間Ｔ／２の遅延
素子１０１とＸＯＲ回路１０２から構成され、ＸＯＲ回
路１０２は受信バースト信号と遅延素子１０１の出力の
排他的論理和をとりその結果を出力する。ここでＴは１
クロック周期を表す。

【００１９】図３は変化点検出回路１の動作を示すタイ
ムチャートであり、（ａ）は受信バースト信号、（ｂ）
は遅延素子１０１の出力、（ｃ）はＸＯＲ回路１０２の
出力である。ＸＯＲ回路１０２は１クロック周期がＴで
ある受信バースト信号（ａ）の立ち上がり及び立ち下が
り時において、時間幅Ｔ／２のパルス信号を出力し、こ
の信号を受信バースト信号のタイミング信号として制御
回路５に送出する。

【００２０】位相比較回路２はＤ型フリップフロップ２
０１、２０２とインバータ２０３より構成され、変化点
検出回路１の出力を出力クロック及び出力クロックの反
転クロックでラッチして出力する。

【００２１】図４と図５は位相比較回路２の動作を示す
タイムチャートであり、（ｈ）は遅延素子３０１の出
力、（ｃ）はＸＯＲ回路１０２の出力すなわち変化点検
出回路１の出力、（ｄ）は出力クロック、（ｅ）は出力
クロック（ｄ）をインバータ２０３で反転した反転クロ
ック、（ｆ）はＤ型フリップフロップ２０１の出力、
（ｇ）はＤ型フリップフロップ２０２の出力である。図
４は受信バースト信号をＴ／４遅延させた信号（ｈ）に
対して出力クロック（ｄ）の位相が進んでいる場合、図
５は遅れている場合をそれぞれ示す。

【００２２】図４は出力クロック（ｄ）の立ち上がり位
相が受信バースト信号をＴ／４遅延させた信号（ｈ）に
対して進んでいる状態であり、この場合Ｄ型フリップフ
ロップ２０１は出力クロック（ｄ）によりＸＯＲ回路１
０２の出力（ｃ）の“Ｈ”状態をラッチして出力する。
またＤ型フリップフロップ２０２は反転クロック（ｅ）
によりＸＯＲ回路１０２の出力（ｃ）の“Ｌ”状態をラ
ッチして出力する。

【００２３】図５は出力クロック（ｄ）の立ち上がり位
相が受信バースト信号をＴ／４遅延させた信号（ｈ）に
対して遅れている状態であり、この場合Ｄ型フリップフ
ロップ２０１は出力クロック（ｄ）によりＸＯＲ回路１
０２の出力（ｃ）の“Ｌ”状態をラッチして出力する。
またＤ型フリップフロップ２０２は反転クロック（ｅ）
によりＸＯＲ回路１０２の出力（ｃ）の“Ｈ”状態をラ
ッチして出力する。

【００２４】図４、図５に示すように位相比較回路２の
出力であるＤ型フリップフロップ２０１及びＤ型フリッ
プフロップ２０２の出力は、出力クロック（ｄ）の位相
が受信バースト信号をＴ／４遅延させた信号（ｈ）に対
して進んでいれば”進み信号”（“Ｈ”、“Ｌ”）、遅
れていれば”遅れ信号”（“Ｌ”、“Ｈ”）となり、こ
れらの出力は制御回路５に送られる。

【００２５】同期判定回路３は遅延時間Ｔ／４の遅延素
子３０１とＤ型フリップフロップ３０２、３０３、３０
４とインバータ３０５とＸＯＲ回路３０６から構成さ
れ、受信バースト信号をＴ／４遅延させた信号を出力ク
ロック及び反転クロックによりラッチしてそれぞれの出
力の排他的論理和をとる。

【００２６】図６同期判定回路３の動作を示すタイムチ
ャートであり、（ｈ）は遅延素子３０１の出力、（ｄ）
は出力クロック、（ｊ）は出力クロック（ｄ）をインバ
ータ３０５で反転した反転クロック、（ｉ）はＤ型フリ
ップフロップ３０２の出力、（ｌ）はＤ型フリップフロ
ップ３０３の出力、（ｋ）はＤ型フリップフロップ３０
４の出力、（ｍ）はＸＯＲ回路３０５の出力である。図
６では、出力クロック（ｄ）の位相が遅延素子３０１の
出力（ｈ）の位相に対して相対的に変化した場合を表し
ている。

【００２７】図６において遅延素子３０１の出力（ｈ）
のデータ及びデータの区間では、出力クロック
（ｄ）の立ち上がりと反転クロック（ｊ）の立ち上がり
はデータ間にまたがった状態であり、これを非同期状態
とする。この時Ｄ型フリップフロップ３０２の出力とＤ
型フリップフロップ３０４の出力は互いに反転したもの
となるので、Ｄ型フリップフロップ３０３によって位相
を合わせた後にＸＯＲ回路３０５で排他的論理和をとる
とその出力は“Ｈ”となる。

【００２８】図６においてデータの区間で出力クロッ
ク（ｄ）に対して位相調整が行われ位相が変化したとす
る。遅延素子３０１の出力（ｈ）のデータの区間で
は、出力クロック（ｄ）の立ち上がりと反転クロック
（ｊ）の立ち上がりは同一データ内にあり、これを同期
状態とする。この時Ｄ型フリップフロップ３０２の出力
とＤ型フリップフロップ３０４の出力は全く同じものと
なるので、Ｄ型フリップフロップ３０３によって位相を
合わせた後にＸＯＲ回路３０５で排他的論理和をとると
その出力は“Ｌ”となる。

【００２９】図６に示すように同期判定回路３の出力で
あるＸＯＲ回路３０５の出力は、出力クロック（ｄ）と
受信バースト信号をＴ／４遅延させた信号（ｈ）が非同
期状態なら“Ｈ”、同期状態なら“Ｌ”となり、同期／
非同期信号としてアップダウンカウンタ６に送出され
る。

【００３０】１周期検出回路４はＤ型フリップフロップ
４０１、４０２とＯＲ回路４０３から構成され、入力ク
ロックの立ち下がりを出力クロックにより検出する。

【００３１】図７は１周期検出回路４の動作を示すタイ
ムチャートであり、（ｎ）は入力クロック、（ｄ）は出
力クロック、（ｏ）はＤ型フリップフロップ４０１の出
力、（ｐ）はＤ型フリップフロップ４０２の反転出力、
（ｑ）はＯＲ回路４０３の出力である。１周期検出回路
４は、出力クロック（ｄ）の位相が入力クロック（ｎ）
の位相に対して相対的に１クロック周期変化したことを
検出するものである。図７では出力クロック（ｄ）の立
ち上がり位相が入力クロック（ｎ）の立ち下がり位相に
対して進んだ状態から遅れた状態に変化した場合を示し
ている。

【００３２】図７において、出力クロック（ｄ）の立ち
上がりが入力クロック（ｎ）の“Ｈ”区間にある場合
（状態）、Ｄ型フリップフロップ４０１の出力（ｏ）
は“Ｈ”、Ｄ型フリップフロップ４０２の出力（ｐ）は
“Ｌ”でありＯＲ回路４０３の出力（ｑ）は“Ｈ”であ
る。出力クロック（ｄ）の位相が調整され出力クロック
（ｄ）の立ち上がりが入力クロック（ｎ）の“Ｌ”区間
にきた場合（状態）、Ｄ型フリップフロップ４０１の
出力（ｏ）は“Ｌ”、Ｄ型フリップフロップ４０２の出
力（ｐ）は１クロック周期遅れて“Ｈ”となりＯＲ回路
４０３の出力（ｑ）は１クロック周期区間“Ｌ”とな
る。

【００３３】図７に示すように１周期検出回路４の出力
であるＯＲ回路４０３の出力は、出力クロック（ｄ）と
入力クロック（ｎ）の位相差が１クロック周期となる
と、”１周期検出信号”として１クロック周期にわたり
“Ｌ”となり、制御回路５に送出される。

【００３４】制御回路５は位相比較回路２の出力である
進み／遅れ信号、１周期検出回路４の出力である１周期
検出信号及びアップダウンカウンタ６の計数結果である
コード信号を入力として、アップダウンカウンタ６に対
しカウントアップ信号、カウントダウン信号、リセット
信号、ロード信号を出力する。カウントアップ信号はア
ップダウンカウンタ６のカウントをアップさせる信号で
あり、進み信号受信時に出力される。カウントダウン信
号はアップダウンカウンタ６のカウントをダウンさせる
信号であり、遅れ信号受信時に出力される。リセット信
号はアップダウンカウンタ６の計数結果を０にリセット
する信号であり、進み信号受信かつ１周期検出信号受信
時に出力される。ロード信号はアップダウンカウンタ６
の計数結果を予め設定されたロード値にセットする信号
であり、遅れ信号受信かつコード信号０受信時に出力さ
れる。

【００３５】アップダウンカウンタ６は制御回路６の出
力であるカウントアップ信号、カウントダウン信号、リ
セット信号、ロード信号及び同期判定回路３の出力であ
る同期／非同期信号を入力として計数動作を行い、計数
結果であるコード信号を制御回路５及び可変遅延回路７
に出力する。具体的には、カウントアップ信号受信時に
はカウントアップ動作、カウントダウン信号受信時には
カウントダウン動作、リセット信号受信時にはコード信
号を０にリセット、ロード信号受信時にはコード信号を
ロード値にセット、がそれぞれ行われる。また上記の動
作は全て非同期信号受信時に行われ、同期信号受信時に
は計数動作は停止されコード信号は固定される。

【００３６】可変遅延回路７はアップダウンカウンタ６
の出力であるコード信号の値によって入力クロックの遅
延時間を変化させ、入力クロックの位相を制御して出力
クロックとする。すなわちコード信号の値が増すと遅延
時間を増加させて出力クロックの位相を遅らせ、コード
信号の値が減ると遅延時間を減少させて出力クロックの
位相を進ませる。

【００３７】図８は可変遅延回路７の一実現例を示す回
路図である。デコーダ７０１はアップダウンカウンタ６
の計数結果であるコード信号をデコードしてセレクタ７
０２１、、７０２ｎの制御信号を出力し、２対１セレク
タ７０２１、、７０２ｎは前段セレクタの出力及び遅延
素子７０３１、、７０３ｎの出力を入力としてデコーダ
７０１からの制御信号によって出力を切り換える。ここ
で遅延素子７０３１、、７０３ｎの遅延時間をｄとすれ
ば、制御幅ｄ、遅延時間０〜ｎｄ、ｎ＋１段階の可変遅
延が実現される。遅延時間０、ｄ、２ｄ、、に対してコ
ード信号０、１、２、、を割り付けると、遅延時間Ｔ−
ｄに対するコード信号は（Ｔ−ｄ）／ｄとなる。１クロ
ック周期Ｔの遅延は相対的に遅延０と等価なので、可変
遅延回路７は、カウントアップ時にはコード信号（Ｔ−
ｄ）／ｄの次はコード信号０、カウントダウン時にはコ
ード信号０の次はコード信号（Ｔ−ｄ）／ｄ、のように
制御されれば全ての遅延位相を実現することができる。
コード信号はアップダウンカウンタ６の計数結果なの
で、アップダウンカウンタ６はコード信号（Ｔ−ｄ）／
ｄの状態でさらにカウントアップの時はリセットにより
コード信号を０に、コード信号（Ｔ−ｄ）／ｄの状態で
さらにカウントダウンの時はロードによりコード信号を
ロード値Ｃ＝（Ｔ−ｄ）／ｄとすればよい。

【００３８】実施例１のクロック抽出回路の動作を以下
にまとめる。出力クロックの位相が受信バースト信号の
変化点の位相に対して進んでいる場合、制御回路５は進
み信号受信によりカウントアップ信号を出力し、アップ
ダウンカウンタ６はカウントアップ信号受信によりコー
ド信号のカウントアップを行う。これにより可変遅延回
路７は遅延時時間を増加させることにより出力クロック
の位相を遅らせる。

【００３９】出力クロックの位相が受信バースト信号の
変化点の位相に対して進んでいてさらに位相差が１クロ
ック周期Ｔを越えた場合、制御回路５は進み信号と１周
期検出信号を受信してリセット信号を出力する。リセッ
ト信号受信によりアップダウンカウンタ６のコード信号
は０となり、可変遅延回路７の遅延時間は０（遅延時間
Ｔと等価）となる。

【００４０】出力クロックの位相が受信バースト信号の
変化点の位相に対して遅れている場合、制御回路５は遅
れ信号受信によりカウントダウン信号を出力し、アップ
ダウンカウンタ６はカウントダウン信号受信によりコー
ド信号のカウントダウンを行う。これにより可変遅延回
路７は遅延時時間を減少させることにより出力クロック
の位相を進ませる。

【００４１】出力クロックの位相が受信バースト信号の
変化点の位相に対して遅れていてさらにアップダウンカ
ウンタ６の出力であるコード信号が０となった場合、制
御回路５は遅れ信号とコード信号０を受信してロード信
号を出力する。ロード信号受信によりアップダウンカウ
ンタ６のコード信号はロード値Ｃとなり、可変遅延回路
７の遅延時間はＴ−ｄ（遅延時間−ｄと等価）となる。

【００４２】実施例２．図９は本発明の第二実施例のク
ロック抽出回路のブロック構成図である。図９において
８は処理回路である。第二実施例は、第一実施例におけ
る制御回路５とアップダウンカウンタ６の間に処理回路
８を設けたものである。

【００４３】処理回路８は制御回路５の出力であるカウ
ントアップ信号及びカウントダウン信号に統計処理を行
い、その結果をアップダウンカウンタ６に出力する。統
計処理の例としてＮ回連続一致処理について説明する。

【００４４】処理回路８は制御回路５からカウントアッ
プ信号をＮ回連続して受信して初めてアップダウンカウ
ンタ６に対してカウントアップ信号を出力する。アップ
ダウンカウンタ６は処理回路８から送られる新たなカウ
ントアップ信号によってカウントアップ動作を行う。こ
の処理によって、受信バースト信号に対する雑音等の影
響により制御回路５から誤ったカウントアップ信号が出
力されても、それによってアップダウンカウンタが誤動
作する確率は非常に低くなる。この効果はカウントダウ
ンの信号に対しても全く同様である。

【００４５】実施例３．図１０は本発明第三実施例のク
ロック抽出回路のブロック構成図である。図１０におい
て９はレジスタである。第三実施例は、第一実施例にお
けるアップダウンカウンタ６のロード値をレジスタ９に
より与えるものである。

【００４６】レジスタ９はアップダウンカウンタ６の出
力であるコード信号を１周期検出回路４の出力である１
周期検出信号受信時に記憶し、その値をアップダウンカ
ウンタ６のロード値として出力する。

【００４７】本実施例は遅延素子７０３１、、７０３ｎ
の遅延時間のばらつきや温度変動を補償することを目的
とする。

【００４８】図１１はコード信号と可変遅延回路７の遅
延時間の関係を表している。（ａ）は遅延素子７０３
１、、７０３ｎの遅延時間が正確にｄである場合で、コ
ード信号Ｃに対応する遅延位相とコード信号０に対応す
る遅延位相の差はｄとなる。

【００４９】図１１（ｂ）は遅延素子７０３１、、７０
３ｎの遅延時間が温度変化等により公称値ｄからずれて
ｄ´（ｄ´＜ｄ）となっている場合で、コード信号Ｃに
対応する遅延位相とコード信号０に対応する遅延位相の
差はｄとはならない。この場合はコード信号Ｃ＋１に対
応する遅延時間（Ｃ＋１）ｄ´の方がコード信号０に対
応する遅延位相に対して誤差が少なくなるので、ロード
値としてはＣ＋１が適している。

【００５０】そこで本実施例では、アップダウンカウン
タ６のロード値を固定的に与えるのではなく、レジスタ
９によって１周期検出信号受信時により正確な１クロッ
ク周期に相当するコード信号を記憶してその値をロード
値とする。この方式により、遅延素子７０３１、、７０
３ｎの遅延時間に誤差が生じてもより正確な位相制御を
行うことができる。

【００５１】

【発明の効果】以上のように、この発明によれば受信バ
ースト信号の変化点位相と出力クロックの位相比較結果
により入力クロックに対する遅延時間を変化させて出力
クロック位相を調整するので、出力クロックを常に監視
することができ、出力クロック異常に対してより安定な
動作を行うことができる、という効果がある。

【００５２】また、出力クロックの位相調整は位相比較
結果に基づいて可変遅延回路をアップダウンカウンタで
制御することにより行われるので、一定の制御幅で連続
的な同期動作が可能であり、かつ雑音等による変化点検
出回路の誤動作に対しても、出力クロック位相が極端に
変化することはない、という効果がある。

【００５３】また、位相比較結果に対して統計処理を行
った後にアップダウンカウンタを制御することにより、
雑音等による変化点検出回路の誤動作の影響をより低減
させることができる、という効果がある。

【００５４】また、１周期検出回路によって検出された
１クロック周期におけるアップダウンカウンタのコード
出力を記憶してその値を可変遅延回路の１クロック周期
の遅延に対応する制御コードとすることにより、可変遅
延回路の可変遅延素子値のばらつきや温度変動を補償す
ることができる、という効果がある。

【図面の簡単な説明】

【図１】この発明の第一実施例のクロック抽出回路を示
すブロック構成図である。

【図２】この発明の第一実施例のクロック抽出回路の具
体例を示す回路図である。

【図３】変化点検出回路の動作を示すタイムチャートで
ある。

【図４】位相比較回路の動作を示すタイムチャートであ
る。

【図５】位相比較回路の動作を示すタイムチャートであ
る。

【図６】同期判定回路の動作を示すタイムチャートであ
る。

【図７】１周期検出回路の動作を示すタイムチャートで
ある。

【図８】可変遅延回路の一実現例を示す回路図である。

【図９】この発明の第二実施例のクロック抽出回路を示
すブロック構成図である。

【図１０】この発明の第三実施例のクロック抽出回路を
示すブロック構成図である。

【図１１】コード信号と遅延時間の関係を表す図であ
る。

【図１２】従来のクロック抽出回路を示すブロック構成
図である。

【図１３】従来のクロック抽出回路の動作を示すタイム
チャートである。

【符号の説明】

１ 変化点検出回路 ２ 位相比較回路 ３ 同期判定回路 ４ １周期検出回路 ５ 制御回路 ６ アップダウンカウンタ ７ 可変遅延回路 ８ 処理回路 ９ レジスタ １０１ Ｔ／２遅延回路 １０２ ＸＯＲ回路 ２０１ Ｄ型フリップフロップ回路 ２０２ Ｄ型フリップフロップ回路 ２０３ インバータ ３０１ Ｔ／４遅延回路 ３０２ Ｄ型フリップフロップ回路 ３０３ Ｄ型フリップフロップ回路 ３０４ Ｄ型フリップフロップ回路 ３０５ インバータ ３０６ ＸＯＲ回路 ４０１ Ｄ型フリップフロップ回路 ４０２ Ｄ型フリップフロップ回路 ４０３ ＯＲ回路 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力クロックの位相を遅延手段により変
   化させ、受信バースト信号に位相同期した出力クロック
   を発生するクロック抽出回路において、上記受信バース
   ト信号の立ち上がりまたは立ち下がりを検出する変化点
   検出回路と、上記変化点検出回路の出力と上記出力クロ
   ックの位相を比較する位相比較回路と、上記受信バース
   ト信号と上記出力クロックが所定の位相関係にあるかど
   うかを判定する同期判定回路と、上記入力クロックと上
   記出力クロックの位相差が１クロック周期となることを
   検出する１周期検出回路と、上記位相比較回路の比較結
   果出力と上記１周期検出回路の検出出力と上記同期判定
   回路の判定出力によって上記入力クロックの位相を変化
   させる位相制御回路を備えたクロック抽出回路。
2. 【請求項２】 上記位相制御回路として上記位相比較回
   路の比較結果出力と上記１周期検出回路の検出出力とア
   ップダウンカウンタの出力から上記アップダウンカウン
   タの制御信号を生成する制御回路と、上記制御信号と上
   記同期判定回路の判定出力によって計数動作を行う上記
   アップダウンカウンタと、上記アップダウンカウンタの
   出力に応じて上記入力クロックの遅延時間を変化させる
   可変遅延回路を備えた特許請求の範囲第１項記載のクロ
   ック抽出回路。
3. 【請求項３】 上記制御回路の制御信号出力に統計処理
   を行いその結果を上記アップダウンカウンタに出力する
   処理回路を備えた特許請求の範囲第２項記載のクロック
   抽出回路。
4. 【請求項４】 上記アップダウンカウンタのコード出力
   を１周期検出回路の検出出力時に記憶しその出力をアッ
   プダウンカウンタのロード値とするレジスタ回路を備え
   た特許請求の範囲第２項記載のクロック抽出回路。