JPH10144075A - 同期式メモリ装置の内部クロック発生器 - Google Patents

同期式メモリ装置の内部クロック発生器

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JPH10144075A
JPH10144075A JP9292753A JP29275397A JPH10144075A JP H10144075 A JPH10144075 A JP H10144075A JP 9292753 A JP9292753 A JP 9292753A JP 29275397 A JP29275397 A JP 29275397A JP H10144075 A JPH10144075 A JP H10144075A
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Abstract

(57)【要約】 （修正有） 【課題】外部クロックの同波数の大小にかかわらず同じ
デューティの内部クロックの発生。 【解決手段】外部クロックを反転させる第１反転手段
と、前記第１反転手段の出力信号を反転させる第２反転
手段と、前記第２反転手段の出力信号を遅延させる遅延
手段と、第１制御信号に応答して前記遅延手段の出力信
号を伝達する第１スイッチング手段と、第２制御手段に
応答して前記第２反転手段の出力信号を伝達する第２ス
イッチング手段と、外部から入力される入力信号を受け
て論理動作を行い前記第１及び第２制御信号を出力する
第１論理手段と、前記第１スイッチング手段及び前記第
２スイッチング手段のうち選択された何れか一つを通し
て伝達された信号と前記第１反転手段の出力信号を受け
て論理演算を実行して内部クロックを出力する第２論理
手段とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、同期式メモリ装置
の内部クロック発生器に関する。
【０００２】
【従来の技術】メモリ装置、特にＤＲＡＭには、非同期
式のＤＲＡＭと同期式のＤＲＡＭ(以下、ＳＤＲＡＭと
いう)とがある。ＳＤＲＡＭでは、内部の信号が外部の
ＣＰＵから入力される外部クロックに同期して動作す
る。すなわち、ＳＤＲＡＭは、外部クロックを受けて一
定のパルス幅を有する内部クロックを発生し、ＳＤＲＡ
Ｍ内部の各種の信号を該内部クロックに同期して動作さ
せる。
【０００３】図１は、ＳＤＲＡＭにおける従来の内部ク
ロック発生器の回路を示す図である。
【０００４】図１に示す従来の内部クロック発生器は、
外部のＣＰＵから入力される外部クロックを反転させる
インバータ11と、インバータ11の出力を遅延させる遅延
部1と、インバータ11の出力と遅延部1の出力とにＮＡＮ
Ｄ演算を施して内部クロック(Pclock)を出力するＮＡＮ
Ｄゲート(ＮＤ1)とを含む。ここで、遅延部1は複数かつ
偶数個のインバータ(12乃至17)を含む。出力信号である
内部クロック(Pclock)の位相は、入力信号である外部ク
ロック(Clock)の状態に応じて決定される。
【０００５】図２及び図３は、図１の動作タイミング図
であり、図２は外部クロック(Clock)の周期が長い場合
を示したものであり、図３は外部クロック(Clock)の周
期が短い場合を示したものである。
【０００６】図４は、ＳＤＲＡＭにおいて内部クロック
を用いる回路の例を示したものである。図４を参照しな
がら、図１に示す従来の内部クロック発生器の問題点を
説明する。
【０００７】図４に示す回路において、内部クロック(P
clock)が論理”ハイ”になると、入力信号(Input)がト
ランスミッションゲート(ＴＭ１)を通してラッチ3に格
納され、内部クロック(Pclock)が論理"ロー"になると、
ラッチ3に格納された信号がトランスミッションゲート
(ＴＭ２)を通してラッチ5に格納され出力信号(Output)
として出力される。入力信号(Input)が出力信号(Outpu
t)として正確に伝達されるためには、内部クロック(Pcl
ock)のパルス幅が図４で用いられるトランジスタの入出
力反応時間より大きくなければならない。しかしなが
ら、従来の内部クロック発生器では、図３のタイミング
図から分かるように、入力信号の外部クロック(Clcok)
の周期が短くなると、出力信号である内部クロック(Pcl
ock)の"ロー"パルス幅が小さくなる。そして、外部クロ
ック(Clock)の周期が非常に短くなると、内部クロック
(Pclock)の"ロー"パルス幅がなくなることになる。
【０００８】以上のように、従来の内部クロック発生器
には、内部クロック(Pclock)の"ロー"パルス幅が図４で
用いられるトランジスタの入出力反応時間より小さくな
る場合、入力信号(Input)が出力信号(Output)として正
確に伝達されず、誤動作が発生するという問題点があ
る。
【０００９】
【発明が解決しようとする課題】本発明は、上記の事情
に鑑みてなされたものであり、外部クロックの周期に応
じて内部クロックのパルス幅を調節し得る同期式メモリ
装置の内部クロック発生器を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明の同期式メモリ装置の内部クロック発生器
は、外部クロックを反転させる第１反転部と、前記第１
反転部の出力信号を反転させる第２反転部と、前記第２
反転部の出力信号を遅延させる遅延部と、第１制御信号
に応答して前記遅延部の出力信号を伝達する第１スイッ
チング部と、第２制御手段に応答して前記第２反転部の
出力信号を伝達する第２スイッチング部と、外部から入
力される入力信号を受けて論理演算を行い前記第１及び
第２制御信号を出力する第１論理部と、前記第１スイッ
チング部及び前記第２スイッチング部のうち選択された
何れか一つを通して伝達された信号と前記第１反転部の
出力信号を受けて論理演算を行い内部クロックを出力す
る第２論理部とを含むことを特徴とする。
【００１１】本発明の好適な実施の形態によれば、例え
ば、前記遅延部は直列連結された偶数個のインバータを
含む。また、例えば、前記第１スイッチング部は、前記
第１制御信号が論理"ハイ"である場合に、前記遅延部の
出力信号を伝達する。また、例えば、前記第１スイッチ
ング部は、トランスミッションゲートからなる。また、
例えば、前記第２スイッチング部は、前記第２制御信号
が論理"ハイ"である場合に、前記第２反転部の出力信号
を伝達する。また、例えば、前記第２スイッチング部
は、トランスミッションゲートからなる。また、例え
ば、前記第１論理部は、前記入力信号を受けてＮＯＲ演
算を行い前記第１制御信号を出力するＮＯＲゲートと、
前記第１制御信号を反転させて前記第２制御信号を出力
するインバータとを含む。また、例えば、前記第２論理
部は、前記第１スイッチング部及び前記第２スイッチン
グ部のうち選択された何れか一つを通して伝達された信
号を反転させるインバータと、前記インバータの出力信
号及び前記第１反転部の出力信号を受けてＮＡＮＤ動作
を行い前記内部クロックを出力するＮＡＮＤゲートとを
含む。
【００１２】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態を説明する。
【００１３】図５は、本発明の好適な実施の形態に係る
ＳＤＲＡＭの内部クロック発生器の回路を示す図であ
る。なお、この内部クロック発生器は、ＳＤＲＡＭのみ
ならず、他の半導体装置にも適用可能である。
【００１４】図５に示すように、本発明の好適な実施の
形態に係る内部クロック発生器は、外部のＣＰＵから入
力される外部クロック(Clock)を反転させる第１反転部I
14と、第１反転部I14の出力信号を反転させる第２反転
部I15と、第２反転部I15の出力信号を遅延させる遅延部
7と、第１制御信号(CONT1)に応答して遅延部7の出力信
号を伝達する第１スイッチング部9と、第２制御信号(CO
NT2)に応答して第２反転部I15の出力信号を伝達する第
２スイッチング部11と、外部から入力される入力信号(C
ASL3,CASL4)を受けて論理演算を実行し第１及び第２制
御信号(CONT1,CONT2)を出力する第１論理部13と、第１
スイッチング部9及び第２スイッチング部11のうち選択
された何れか一つを通して伝達された信号と第１反転部
I14の出力信号を受けて論理演算を実行して内部クロッ
ク(Pclock)を出力する第２論理部15とを含む。
【００１５】第１及び第２反転部I14,I15は、インバー
タで構成されている。遅延部7は、直列連結された偶数
個（図示の例では４つ）のインバータ(I16乃至I19)を含
んでいる。第１及び第２スイッチング部9,11は、トラン
スミッションゲート(TM1,TM2)で構成されている。第１
論理部13は、外部から入力される前記第１及び第２入力
信号(CASL3,CASL4)を受けてＮＯＲ演算を実行して第１
制御信号(CONT1)を出力するＮＯＲゲート(NR1)と、ＮＯ
Ｒゲート(NR1)の出力を反転させて第２制御信号(CONT2)
を出力するインバータI20とを含む。第２論理部15は、
第１及び第２制御信号(CONT1,CONT2)により第１及び第
２スイッチング部9,11のうち選択された何れか一つを通
して伝達された信号を反転させるインバータI21と、イ
ンバータI21の出力信号及び第１反転部I14の出力信号を
受けてＮＡＮＤ演算を実行し内部クロック(Pclock)を出
力するＮＡＮＤゲート(ND2)とを含む。
【００１６】外部から入力される第１及び第２入力信号
(CASL3,CASL4)は、この例では、ＣＡＳ(Column Address
Strobe)待ち時間(Latency)情報である。例えば、ＳＤ
ＲＡＭが読出命令を受けた後、外部クロック(Clock)の
３番目の立上がりエッジでデータが出力される場合、Ｃ
ＡＳ待ち時間情報は３である。このＣＡＳ待ち時間は、
使用者が如何なる周期を有する外部クロックを用いるか
により決定される。
【００１７】図６は、図５に示す回路の動作タイミング
図である。以下、図６を参照しながら図５に示す内部ク
ロック発生器の動作を説明する。ＣＡＳ待ち時間情報が
入力されない場合、すなわち第１及び第２入力信号(CAS
L3,CASL4)が論理"ロー"である場合、第１論理部13の出
力信号である第１及び第２制御信号(CONT1,CONT2)は、
それぞれ論理"ハイ"及び論理"ロー"になる。従って、第
１スイッチング部9がターンオンされ、第２スイッチン
グ部11がターンオフされる。この場合、外部クロック(C
lock)が入力されると、外部クロック(Clock)が第１反転
部I14を通して反転され、その反転されたクロックが第
２論理部15のＮＡＮＤゲート(ND2)の１つの入力端子に
入力される一方、その反転されたクロックが第２反転部
I15、遅延部7、第１スイッチング部9、第２論理部15の
インバータI21を通して所定の時間だけ遅延された後、
ＮＡＮＤゲート(ND2)の他の入力端子に入力される。従
って、ＮＡＮＤゲート(ND2)が２つの入力端子に入力さ
れる信号を受けてＮＡＮＤ演算を実行して図６のタイミ
ング図に示されたように、"ロー"パルス幅の短い内部ク
ロック(Pclock1)を出力する。
【００１８】ＣＡＳ待ち時間情報が入力される場合、す
なわち第１入力信号(CASL3)又は第２入力信号(CASL4)が
論理"ハイ"である場合は、第１論理部13の出力信号であ
る第１及び第２制御信号(CONT1,CONT2)がそれぞれ論理"
ロー"及び論理"ハイ"になる。従って、第１スイッチン
グ部9がターンオフされ、第２スイッチング部11がター
ンオンされる。この場合、外部クロック(Clock)が入力
されると、外部クロック(Clock)が第１反転部I14を通し
て反転され、その反転されたクロックが第２論理部15の
ＮＡＮＤゲート(ND2)の１つの入力端子に入力される一
方、その反転されたクロックが第２反転部I15、第２ス
イッチング部11及び第２論理部15のインバータI21を通
してＮＡＮＤゲート(ND2)の他の入力ポートに入力され
る。この場合は、クロックが遅延部7を通らないので、
図６のタイミング図に示されたように、"ロー"パルス幅
の長い内部クロック(Pclock2)を出力する。
【００１９】
【発明の効果】本発明によれば、外部クロックの周期に
応じて内部クロックのパルス幅が調節することができ
る。したがって、例えば、外部クロックの周期が短い場
合にも"ハイ"パルス幅と"ロー"パルス幅が略同一の内部
クロックを発生させることができる。これにより、同期
式メモリ装置の誤動作を防止することができる。
【００２０】
【図面の簡単な説明】
【図１】ＳＤＲＡＭにおける従来の内部クロック発生器
の回路図である。
【図２】外部クロックの周期が長い場合の図１の動作タ
イミング図である。
【図３】外部クロックの周期が短い場合の図１の動作タ
イミング図である。
【図４】ＳＤＲＡＭにおいて内部クロックを用いる回路
の例を示した図面である。
【図５】本発明の好適な実施の形態に係るＳＤＲＡＭの
内部クロック発生器の回路図である。
【図６】図５に示す回路の動作タイミング図である。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 外部クロックを反転させる第１反転手段
    と、 前記第１反転手段の出力信号を反転させる第２反転手段
    と、 前記第２反転手段の出力信号を遅延させる遅延手段と、 第１制御信号に応答して前記遅延手段の出力信号を伝達
    する第１スイッチング手段と、 第２制御手段に応答して前記第２反転手段の出力信号を
    伝達する第２スイッチング手段と、 外部から入力される入力信号に対して論理演算を施して
    前記第１及び第２制御信号を出力する第１論理手段と、 前記第１スイッチング手段又は前記第２スイッチング手
    段を通して伝達された信号と前記第１反転手段の出力信
    号に対して論理演算を施して内部クロックを出力する第
    ２論理手段と、 を含むことを特徴とする同期式メモリ装置の内部クロッ
    ク発生器。
  2. 【請求項２】 前記遅延手段は、直列連結された偶数個
    のインバータを含むことを特徴とする請求項１に記載の
    同期式メモリ装置の内部クロック発生器。
  3. 【請求項３】 前記第１スイッチング手段は、前記第１
    制御信号が論理"ハイ"である場合に、前記遅延手段の出
    力信号を伝達することを特徴とする請求項１に記載の同
    期式メモリ装置の内部クロック発生器。
  4. 【請求項４】 前記第１スイッチング手段は、トランス
    ミッションゲートからなることを特徴とする請求項３に
    記載の同期式メモリ装置の内部クロック発生器。
  5. 【請求項５】 前記第２スイッチング手段は、前記第２
    制御信号が論理"ハイ"である場合に、前記第２反転手段
    の出力信号を伝達することを特徴とする請求項１に記載
    の同期式メモリ装置の内部クロック発生器。
  6. 【請求項６】 前記第２スイッチング手段は、トランス
    ミッションゲートからなることを特徴とする請求項５に
    記載の同期式メモリ装置の内部クロック発生器。
  7. 【請求項７】 前記第１論理手段は、 前記入力信号に対してＮＯＲ演算動作を施して前記第１
    制御信号を出力するＮＯＲゲートと、 前記第１制御信号を反転させて前記第２制御信号を出力
    するインバータと、 を含むことを特徴とする請求項１に記載の同期式メモリ
    装置の内部クロック発生器。
  8. 【請求項８】 前記第２論理手段は、 前記第１スイッチング手段又は前記第２スイッチング手
    段を通して伝達された信号を反転させるインバータと、 前記インバータの出力信号及び前記第１反転手段の出力
    信号に対してＮＡＮＤ演算を施して前記内部クロックを
    出力するＮＡＮＤゲートと、 を含むことを特徴とする請求項１に記載の同期式メモリ
    装置の内部クロック発生器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249150B1 (en) 1998-10-09 2001-06-19 Nec Corporation Clock signal generator circuit
JP2008154210A (ja) * 2006-12-18 2008-07-03 Hynix Semiconductor Inc 半導体記憶装置の遅延ロックループ回路

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6329867B1 (en) * 1997-04-25 2001-12-11 Texas Instruments Incorporated Clock input buffer with noise suppression
JP4297552B2 (ja) * 1998-07-06 2009-07-15 富士通マイクロエレクトロニクス株式会社 セルフ・タイミング制御回路
JP3991589B2 (ja) * 1999-01-29 2007-10-17 セイコーエプソン株式会社 クロック生成回路およびそれを用いた半導体集積回路
JP2005049970A (ja) * 2003-07-30 2005-02-24 Renesas Technology Corp 半導体集積回路
KR100546215B1 (ko) 2003-12-05 2006-01-24 주식회사 하이닉스반도체 펄스 폭 제어 회로
KR100639617B1 (ko) 2004-12-20 2006-10-31 주식회사 하이닉스반도체 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법
CN101836360B (zh) * 2007-04-29 2012-07-04 Nxp股份有限公司 电子装置及校正电子装置中时钟信号偏差的方法
JP5871592B2 (ja) * 2011-12-02 2016-03-01 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ パルス幅調整回路および方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03102911A (ja) * 1989-09-18 1991-04-30 Nec Corp クロック信号発生回路
US5444405A (en) * 1992-03-02 1995-08-22 Seiko Epson Corporation Clock generator with programmable non-overlapping clock edge capability
US5280203A (en) * 1992-05-15 1994-01-18 Altera Corporation Look-ahead asynchronous register set/reset in programmable logic device
JP3135748B2 (ja) * 1993-06-21 2001-02-19 株式会社東芝 表示データ駆動用集積回路
FR2710800B1 (fr) * 1993-09-27 1995-12-15 Sgs Thomson Microelectronics Ligne à retard numérique.
US5786715A (en) * 1996-06-21 1998-07-28 Sun Microsystems, Inc. Programmable digital frequency multiplier

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249150B1 (en) 1998-10-09 2001-06-19 Nec Corporation Clock signal generator circuit
JP2008154210A (ja) * 2006-12-18 2008-07-03 Hynix Semiconductor Inc 半導体記憶装置の遅延ロックループ回路

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Publication number Publication date
JP3875377B2 (ja) 2007-01-31
KR100224718B1 (ko) 1999-10-15
US6094080A (en) 2000-07-25
KR19980030999A (ko) 1998-07-25

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