KR20210026977A - 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로 및 방법 - Google Patents

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Abstract

지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로는, 외부 클럭 신호(CLKREF)와 내부 클럭 신호의 위상차를 검출하여 상기 위상차에 해당하는 업(UP) 신호 또는 다운(DOWN) 신호를 발생시키는 위상 감지부; 상기 업(UP) 신호 또는 다운(DOWN) 신호에 따라 전류를 증감하여 전류 신호를 출력하는 차지 펌프부; 상기 차지 펌프부로부터 출력된 전류 신호를 고주파 성분이 제거된 제어 전압 신호(VCONT)로 출력하는 루프 필터부; 상기 외부 클럭 신호(CLKREF)와 상기 제어 전압 신호(VCONT)를 수신하여 지연 확장 전압 신호(VDE)를 출력하는 지연 확장부; 상기 지연 확장 전압 신호(VDE)와 상기 제어 전압 신호(VCONT)를 기초로 이진 제어 코드를 생성하는 코드 제어부; 및 복수개의 지연 셀로 형성되며, 상기 이진 제어 코드에 따라 상기 내부 클럭의 지연 값을 변화시켜 지연된 내부 클럭 신호(CLKD)를 출력하는 전압제어 지연부;를 포함한다. 이에 따라, 기준 클럭 신호의 주기에 따라 지연 잠금 루프의 지연 범위를 능동적으로 제어함으로써 넓은 동작 범위를 구현할 수 있다.

Description

지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로 및 방법{DELAY LOCKED CIRCUIT AND METHOD OF CONTROLLING DELAY RANGE FOR DELAY LOCKED LOOP}
본 발명은 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로 및 방법에 관한 것으로서, 더욱 상세하게는 다양한 데이터 전송률을 지원하는 통신 IC, 특히 가시광 통신을 위한 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로 및 방법에 관한 것이다.
가시광 통신의 데이터 전송률은 Mbps에서 Gbps까지 다양하고, 입력 데이터를 샘플링하여 처리하기 위해서는 MHz단위에서 GHz 단위의 클럭 신호가 필요하다.
상기 클럭 신호를 제어하기 위한 기존의 지연 잠금 루프(Delay locked loop; DLL)는 PD(Phase Detector), CP(Charge Pump), LF(Loop Filter) 및 DC(Delay Cell)로 이루어진 VCDL(Voltage Controlled Delay Line)로 구성된다.
기준 클럭 신호는 PD와 VCDL에 입력되고 PD는 기준 클럭 신호와 VCDL 출력 클럭 신호간의 위상차를 검출한다. CP는 PD의 출력 신호에 따라 전류를 증가 또는 감소시켜 전류 형태로 출력하고, 컨트롤 전압 신호가 VCDL로 공급되어 VCDL 출력 신호의 지연시간을 조정한다.
지연 잠금 루프(DLL)는 네거티브 피드백(negative feedback) 구조이므로 전체 회로는 기준 클럭 신호와 VCDL 출력 클럭 간의 위상차가 0이 되도록 동작한다.
지연 잠금 루프(DLL)가 정상적인 동작을 한 경우, VCDL의 총 지연시간이 기준 클럭의 1주기 시간과 같다. 따라서, 기준 클럭과 VCDL 출력 클럭은 1주기의 지연 시간을 가지며 동기화 된다. 지연 잠금 루프(DLL)의 정상 동작과 비정상 동작을 결정하는 요인 중 하나는 컨트롤 전압에 대한 VCDL의 최소 지연시간과 최대 지연시간, 즉, 최대/최소 지연범위이다.
만약, 기준 클럭의 주기(1/주파수)가 VCDL의 최대/최소 지연범위의 최대 지연시간보다 큰 주기를 가지게 된다면, VCDL의 최대 지연 값을 가진다고 하더라도 클럭의 1주기 미치지 못하므로 지연 잠금 루프(DLL)가 잠금(lock) 되는 것은 불가능하다.
반대로, 기준 클럭의 주기가 VCDL의 최소 지연 값보다 작은 경우, VCDL이 최소 지연 값을 가지게 되더라도 기준 클럭의 1주기를 벗어나 버리기 때문에 N 주기(N = 2 이상)에 지연 잠금 루프(DLL)가 잠금(lock) 되어 하모닉 락(Harmonic lock) 이라는 문제가 발생하게 된다.
US 2008/0136478 A1 US 2008/0315927 A1 KR 0756136 B1 JP 4692855 B2
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 기준 클럭 신호의 주기가 바뀜에 따라 능동적으로 전압제어 지연부(VCDL)의 출력 신호의 최대/최소 지연범위를 변경하여 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 지연 잠금 회로를 이용한 지연 잠금 루프의 지연 범위를 제어하는 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로는, 외부 클럭 신호(CLKREF)와 내부 클럭 신호의 위상차를 검출하여 상기 위상차에 해당하는 업(UP) 신호 또는 다운(DOWN) 신호를 발생시키는 위상 감지부; 상기 업(UP) 신호 또는 다운(DOWN) 신호에 따라 전류를 증감하여 전류 신호를 출력하는 차지 펌프부; 상기 차지 펌프부로부터 출력된 전류 신호를 고주파 성분이 제거된 제어 전압 신호(VCONT)로 출력하는 루프 필터부; 상기 외부 클럭 신호(CLKREF)와 상기 제어 전압 신호(VCONT)를 수신하여 지연 확장 전압 신호(VDE)를 출력하는 지연 확장부; 상기 지연 확장 전압 신호(VDE)와 상기 제어 전압 신호(VCONT)를 기초로 이진 제어 코드를 생성하는 코드 제어부; 및 복수개의 지연 셀로 형성되며, 상기 이진 제어 코드에 따라 상기 내부 클럭의 지연 값을 변화시켜 지연된 내부 클럭 신호(CLKD)를 출력하는 전압제어 지연부;를 포함한다.
본 발명의 실시예에서, 상기 지연 확장부는, 상기 제어 전압 신호(VCONT)가 입력되면, 상기 외부 클럭 신호(CLKREF)의 지연된 외부 클럭 신호(DCLK)를 출력하는 복수개의 지연 셀; 상기 외부 클럭 신호(CLKREF)와 상기 지연된 외부 클럭 신호(DCLK)의 위상 차이를 전압 펄스(VX)로 출력하는 비교부; 상기 전압 펄스(VX)에 따른 일정한 전류 신호를 출력하는 인버터부; 및 상기 전류 신호에 대응하는 전하를 커패시터에 충전 또는 방전하여 상기 지연 확장 전압 신호(VDE)를 생성하고, 상기 이진 제어 코드가 변경되는 경우 상기 지연 확장 전압 신호(VDE)를 미리 설정된 전압 값으로 초기화하는, 지연 확장 전압 신호 생성부;를 포함할 수 있다.
본 발명의 실시예에서, 상기 코드 제어부는, 상기 제어 전압 신호(VCONT) 및 상기 지연 확장 전압 신호(VDE)의 값을 각각 구동전압(VDD) 및 접지전압(GND) 값과 비교하는 복수개의 히스테리시스 비교기; 상기 복수개의 히스테리시스 비교기의 비교 값이 미리 설정된 범위 내인 경우 구동전압(VDD)의 값을 출력하고, 미리 설정된 범위를 벗어나는 경우 접지전압(GND)의 값을 출력하는 제 1 및 제2 앤드(AND) 게이트; 및 상기 제 1 및 제2 앤드(AND) 게이트가 각각 접지전압(GND)의 값을 출력하지 않는 경우, 상기 이진 제어 코드를 변경하는 코드 변경 신호를 생성하는 누산기;를 포함할 수 있다.
본 발명의 실시예에서, 상기 누산기는, 상기 코드 변경 신호가 생성되는 경우, 상기 전압제어 지연부(VCDL)의 동작영역보다 높은 주파수의 외부 클럭 신호(CLKREF)가 입력될 때, 상기 이진 제어 코드(CD<2:0>)를 모두 0으로 설정하여 상기 내부 클럭의 지연 값을 감소시키는 레지스터; 및 상기 전압제어 지연부(VCDL)의 동작영역보다 낮은 주파수의 외부 클럭 신호(CLKREF)가 입력되는 경우, 상기 이진 제어 코드(CD<2:0>)를 증가시켜 상기 내부 클럭 신호의 지연 값을 증가시키는 누산기;를 포함할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 지연 잠금 루프의 지연 범위를 제어하는 방법은, 외부 클럭 신호(CLKREF)와 내부 클럭 신호의 위상차를 검출하여 상기 위상차에 해당하는 업(UP) 신호 또는 다운(DOWN) 신호를 발생시키는 단계; 상기 업(UP) 신호 또는 다운(DOWN) 신호에 따라 전류를 증감하여 전류 신호를 출력하는 단계; 출력된 상기 전류 신호를 고주파 성분이 제거된 제어 전압 신호(VCONT)로 출력하는 단계; 상기 외부 클럭(CLKREF)과 상기 제어 전압 신호(VCONT)를 수신하여 지연 확장 전압 신호(VDE)를 출력하는 단계; 상기 지연 확장 전압 신호(VDE)와 상기 제어 전압 신호(VCONT)를 기초로 이진 제어 코드를 생성하는 단계; 및 상기 이진 제어 코드에 따라 상기 내부 클럭의 지연 값을 변화시켜 지연된 내부 클럭 신호(CLKD)를 출력하는 단계;를 포함한다.
이와 같은 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로에 따르면, 이진 제어 코드를 생성하고 이를 이용하여 최소/최대 지연 범위를 확장시킴으로써 넓은 주파수 범위를 확보할 수 있다. 따라서, 낮은 주파수가 필요한 경우와 높은 주파수가 필요한 경우 모두 사용 가능하다.
또한, 기준 클럭 신호의 주기가 변경됨에 따라 능동적으로 출력 신호의 최대/최소 지연 범위를 제어할 수 있으므로, 본 발명이 적용되는 기기에서 넓은 동작 범위를 확보할 수 있다.
도 1은 본 발명에 따른 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로의 블록도이다.
도 2는 도 1의 지연 확장부의 일 실시예에 따른 회로도이다.
도 3은 도 2에 따른 지연 확장부의 전압 펄스 값을 나타낸 펄스도이다.
도 4는 본 발명에 따른 지연 잠금 회로가 정상 동작할 경우, 낮은 주파수 모드에서 제어 전압 신호와 지연 확장 전압 신호의 출력을 나타낸 그래프이다.
도 5는 본 발명에 따른 지연 잠금 회로가 비정상 동작할 경우, 낮은 주파수 모드에서 제어 전압 신호와 지연 확장 전압 신호의 출력을 나타낸 그래프이다.
도 6은 본 발명에 따른 지연 잠금 회로가 정상 동작할 경우, 높은 주파수 모드에서 제어 전압 신호와 지연 확장 전압 신호의 출력을 나타낸 그래프이다.
도 7은 본 발명에 따른 지연 잠금 회로가 비정상 동작할 경우, 높은 주파수 모드에서 제어 전압 신호와 지연 확장 전압 신호의 출력을 나타낸 그래프이다.
도 8은 도 4 내지 도 7에서 제시한 외부 클럭 신호(CLKREF)의 기준 주파수(REF)와 VCDL 동작영역에 따른 분류표이다.
도 9는 도 1의 전압제어 지연부가 포함하는 지연 셀(Delay Cell)의 일 실시예에 따른 회로도이다.
도 10은 도 1의 코드 제어부의 일 실시예에 따른 회로도이다.
도 11은 도 10의 누산기(Accumulator)의 일 실시예에 따른 회로도이다.
도 12는 본 발명에 따른 지연 잠금 회로에서 이진 제어 코드에 따른 제어 전압 신호(VCONT)의 지연을 보여주는 그래프이다.
도 13은 본 발명에 따른 지연 잠금 회로에서 정상 동작에서의 시뮬레이션 결과(100 MHz, 낮은 주파수 모드)를 나타낸 그래프이다.
도 14는 본 발명에 따른 지연 잠금 회로에서 정상 동작에서의 시뮬레이션 결과(1 GHz, 높은 주파수 모드)를 나타낸 그래프이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명에 따른 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로의 블록도이다.
본 발명은 기존의 아날로그 지연 잠금 루프(Delay locked loop; DLL)가 가진 제어 전압에 의한 지연 범위(delay range)의 한계를 보완하였다. 이를 위해, 주파수를 탐지한 후 코드 제어부에 의해 제어 코드를 발생시킨다. 발생된 제어 코드는 전압제어 지연부(VCDL)의 지연 범위를 변화시켜 지연 잠금 루프가 잠금(lock) 되도록 제어한다.
도 1을 참조하면, 본 발명에 따른 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로(1, 이하, 지연 잠금 회로)는 지연 잠금 루프(10)와 지연 확장부(30, Frequency Detector for Delay range Extension; FDDE) 및 코드 제어부(50, Code controller)를 포함한다.
본 발명의 일 실시예에 따라, 상기 지연 잠금 루프(10)는 위상 감지부(100, Phase Detector), 차지 펌프부(300, Charge Pump), 루프 필터부(500, Loop Filter; LF) 및 전압제어 지연부(700, Voltage controlled delay line; VCDL)를 포함할 수 있다.
상기 위상 감지부(100)는 기준 클럭으로 제공되는 외부 클럭신호(CLKREF)와 내부 클럭 신호의 위상차를 검출하고, 두 신호의 위상차에 해당하는 업(UP) 신호 또는 다운(DOWN) 신호를 발생시킨다. 발생된 업(UP) 신호 또는 다운(DOWN) 신호는 상기 차지 펌프부(300)로 전달된다.
상기 차지 펌프부(300)는 일종의 전류 스위치로 구현될 수 있으며, 상기 업(UP) 신호 또는 다운(DOWN) 신호에 따라 전류를 증가 또는 감소시켜 전류 형태로 출력한다. 상기 차지 펌프부(300)로부터 출력된 전류 신호는 저대역 통과 필터인 루프 필터부(500)를 거치며 고주파 성분이 제거된 제어 전압 신호(VCONT)로 출력된다.
상기 루프 필터부(500)에서 출력된 제어 전압 신호(VCONT)는 상기 전압제어 지연부(700)와 상기 코드 제어부(50)로 입력되고, 상기 전압제어 지연부(700)는 상기 내부 클럭의 지연 값을 변화시켜 상기 지연 잠금 회로(1)의 전체 지연 값을 변화시킨다.
상기 지연 확장부(30)는 상기 외부 클럭 신호(CLKREF)와 상기 제어 전압 신호(VCONT)를 수신하여 지연 확장 전압 신호(VDE; Delay Range Extension Voltage)를 생성한다.
상기 지연 확장부(30)에서 생성된 지연 확장 전압 신호(VDE)와 상기 루프 필터부(500)에서 출력된 제어 전압 신호(VCONT)가 상기 코드 제어부(50)로 전달되면, 상기 코드 제어부(50)는 상기 전압제어 지연부(700)에서 출력되는 내부 클럭의 지연 범위를 제어하기 위한 이진(binary code) 제어 코드를 생성한다.
상기 이진 제어 코드는 단"?항성?* 가지며 증가한다. 예를 들어, 상기 이진 제어 코드는 3자리로 구성되어 000, 001, 010, 011, 100, 101, 110, 111로 증가할 수 있다. 그러나, 이는 일례에 불과하고 2자리 이상의 이진 제어 코드를 가질 수 있으며, 자리수가 증가할수록 내부 클럭의 지연 범위를 더욱 미세하게 제어할 수 있을 것이다.
생성된 이진 제어 코드는 상기 전압제어 지연부(700)에 인가되어 내부 클럭의 지연 범위를 제어하여, 지연된 내부 클럭 신호(CLKD)를 출력한다.
도 2는 도 1의 지연 확장부의 일 실시예에 따른 회로도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 상기 지연 확장부(30)는 지연 셀(310, Delay Cell), 비교부(330), 인버터부(350, current starved inverter) 및 지연 확장 전압 신호 생성부(370)로 구성될 수 있다.
상기 지연 확장부(30)는 상기 외부 클럭 신호(CLKREF)와 상기 제어 전압 신호(VCONT)를 수신하여 지연 확장 전압 신호(VDE)를 출력한다. 상기 지연 확장부(30)는 복수개의 지연 셀(310)이 직렬로 연결될 수 있으며, 도 2에서는 2개의 지연 셀을 도시하였으나, 필요에 따라 증감할 수 있다.
또한, 상기 지연 셀(310)은 상기 전압제어 지연부(700)를 구성하는 지연 셀과 동일하게 구성될 수 있으며, 상기 제어 전압 신호(VCONT)에 의해 상기 외부 클럭 신호(CLKREF)의 지연 값을 변화시킬 수 있다.
상기 외부 클럭 신호(CLKREF)가 복수개의 지연 셀(310)을 통과하면 상기 외부 클럭 신호(CLKREF)에 지연이 발생하게 되고, 지연이 발생한 상기 외부 클럭 신호(CLKREF)를 지연된 외부 클럭 신호(DCLK)라고 한다.
상기 비교부(330)는 XOR 게이트로 구성될 수 있으며, 위상 검출기(Phase Detector)의 역할을 한다. 상기 외부 클럭 신호(CLKREF)와 지연된 외부 클럭 신호(DCLK)를 비교하여 두 신호의 위상 차이를 전압 펄스(VX)로 출력한다.
상기 인버터부(350)는 차지 펌프(Charge Pump)의 역할을 하여 전압 펄스(VX)의 값에 따라 그에 대응하는 일정한 전류를 출력한다. 도 2에서 VP와 VN은 PMOS와 NMOS가 항상 일정한 전류를 흐르도록 하는 바이어스 전압이다.
상기 지연 확장 전압 신호 생성부(370)는 상기 전류 신호에 대응하는 전하를 커패시터에 충전 또는 방전하여 상기 지연 확장 전압 신호(VDE)를 생성하고, 상기 이진 제어 코드가 변경되는 경우 상기 지연 확장 전압 신호(VDE)를 미리 설정된 전압 값으로 초기화한다.
도 3은 도 2에 따른 지연 확장부의 전압 펄스 값을 나타낸 펄스도이다. 도 4 내지 도 5는 본 발명에 따른 제어 전압 신호와 지연 확장 전압 신호의 출력을 나타낸 그래프들이다.
전체 지연 잠금 회로(1)가 정상 동작(잠긴 상태)할 경우, 도 3의 (a)와 같이 전압 펄스(VX)의 펄스폭은 주기의 절반과 같다. 따라서 IP : IN = 1:1이기 때문에 상기 지연 확장 전압 신호(VDE)는 도 4 및 도 6과 같이 안정된 값을 가지게 된다.
전체 지연 잠금 회로(1)가 비정상 동작(잠금 해제된 상태)할 경우, 도 3의 (b), (c)와 같이 전압 펄스(VX)의 펄스폭이 일정하지 않다. 따라서, 상기 지연 확장 전압 신호(VDE)는 도 5와 도 7과 같이 접지전압(GND) 또는 구동전압(VDD)으로 이동한다. 이때, 상기 코드 제어부(50)가 업데이트되며 상기 이진 제어 코드를 변경하는 코드 변경 신호를 생성한다.
상기 지연 확장 전압 신호 생성부(370)는 저역통과필터(Low Pass Filter; LPF)로 구현될 수 있으며, 상기 인버터부(350)의 출력에 상응하는 전하를 커패시터에 충전 또는 방전시킨다. 이로 인해 상기 지연 확장 전압 신호(VDE)가 생성될 수 있다.
일례로, 기존 구조인 하나의 커패시터로 구성된 루프 필터에 루프 필터의 전압 변화를 줄이기 위해 저역통과필터를 사용할 수 있다. 또한, CD/CDB<2>를 이용한 스위치 커패시터(switched capacitor)를 사용하여 커패시턴스 양을 조절할 수 있다. 이를 통해 낮은 주파수 모드일 때 지연 잠금 루프(10)의 대역폭을 감소시킬 수 있다.
전체 지연 잠금 회로(1)가 비정상 동작일 때 상기 지연 확장 전압 신호(VDE)는 접지전압(GND)이나 구동전압(VDD) 값을 가지게 되는데, 상기 지연 확장 전압 신호 생성부(370)는 이진 제어 코드가 변할 때마다 상기 지연 확장 전압 신호(VDE)가 안정된 전압 값에서 시작할 수 있도록 제어할 수 있다.
예를 들어, RSTH, RSTL을 스위치 입력으로 사용하여 상기 지연 확장 전압 신호(VDE)의 초기 전압을 동작 전압(예를 들어, 1.8V)의 중간 값(예를 들어, 0.9V)으로 초기화할 수 있다.
도 4 내지 도 7에서 제시된 외부 클럭 신호(CLKREF)의 기준 주파수(REF)와 VCDL 동작영역에 따른 케이스 분류를 정리한 표를 도 8에 나타내었다.
도 8을 참조하면, 도 4와 같이 기준 주파수(REF)가 100 MHz 이하의 낮은 주파수로 입력되고, 상기 전압제어 지연부(VCDL) 동작영역 역시 100 MHz 이하의 낮은 주파수 모드이다.
이 경우 지연 잠금 회로(1)는 정상 동작 상태이고, 루프 필터부(500)에서 출력되는 제어 전압 신호(VCONT)와 지연 확장 전압 신호(VDE)는 안정된 값을 가지게 된다. 이에 따라, 상기 코드 제어부(50)에서 코드 변경 신호는 발생시키지 않고, 상기 지연 잠금 회로(1)는 현재 상태를 유지한다.
반면, 도 5와 같이 기준 주파수(REF)가 100 MHz 이하의 낮은 주파수로 입력되고, 상기 전압제어 지연부(VCDL) 동작영역이 1 GHz 이상의 높은 주파수 모드이다.
이 경우 지연 잠금 회로(1)는 비정상 동작 상태이고, 루프 필터부(500)에서 출력되는 제어 전압 신호(VCONT)는 구동전압(VDD) 값으로 수렴하고, 지연 확장 전압 신호(VDE)는 접지전압(GND) 값으로 수렴하게 된다. 이에 따라, 상기 코드 제어부(50)에서 코드 변경 신호를 발생시킨다.
도 6과 같이 기준 주파수(REF)가 1 GHz 이상의 높은 주파수로 입력되고, 상기 전압제어 지연부(VCDL) 동작영역이 1 GHz 이상의 높은 주파수 모드이다.
이 경우 지연 잠금 회로(1)는 정상 동작 상태이고, 루프 필터부(500)에서 출력되는 제어 전압 신호(VCONT)와 지연 확장 전압 신호(VDE)는 안정된 값을 가지게 된다. 이에 따라, 상기 코드 제어부(50)에서 코드 변경 신호는 발생시키지 않고, 상기 지연 잠금 회로(1)는 현재 상태를 유지한다.
반면, 도 7과 같이 기준 주파수(REF)가 1 GHz 이상의 높은 주파수로 입력되고, 상기 전압제어 지연부(VCDL) 동작영역이 100 MHz 이하의 낮은 주파수 모드이다.
이 경우 지연 잠금 회로(1)는 비정상 동작 상태이고, 루프 필터부(500)에서 출력되는 제어 전압 신호(VCONT)와 지연 확장 전압 신호(VDE)는 구동전압(VDD) 값으로 수렴하게 된다. 이에 따라, 상기 코드 제어부(50)에서 코드 변경 신호를 발생시킨다.
도 9는 도 1의 전압제어 지연부가 포함하는 지연 셀(Delay Cell, DC)의 일 실시예에 따른 회로도이다.
도 9를 참조하면, 지연 셀(DC, 701)의 일 실시예로 전압제어 지연부(700)를 구성하는 회로로 인버터(current starved inverter)를 사용하여 구현하였다. 도 9의 지연 셀(DC)은 1개만 도시하였으나, 필요에 따라 2 개 이상이 연결되어 구현될 수 있다.
상단 스위치의 VCP는 상단의 PMOS들을　전류원(Current source)으로 동작하게 하는　바이어스(bias)　전압이다.　이때,　흐르는 전류들은 각각의 PMOS의　Width/Length에 비례한다.
각 지연 셀(DC)은 입력단자(IN)를 통해 상기 외부 클럭 신호(CLKREF) 또는 이전 지연 셀(DC)의 출력 신호가 입력 되고, 출력단자(OUT)를 통해 각 지연 셀(DC)의 출력, 최종적으로 지연된 내부 클럭 신호(CLKD)를 내보낸다.
또한, 각 지연 셀(DC)은 상기 코드 제어부(50)에서 출력되는 이진 제어 코드를 입력으로 받는 스위치를 추가하여, 상기 이진 제어 코드에 따라 전류의 양을 조절함으로써 내부 클럭 신호(CLKD)의 지연 값을 변화시킬 수 있다.
상기 이진 제어 코드가 증가하면 인버터의 상단 및 하단 스위치가 오프(OFF)되어 전류의 양이 감소하고, 상기 전압제어 지연부(VCDL)의 지연 시간이 점점 증가하게 된다. 이에 따라, 상기 이진 제어 코드 CD<2:0>가 모두 1이 되면 전류가 최소가 되어 지연 시연이 가장 길어지게 된다.
도 10은 도 1의 코드 제어부의 일 실시예에 따른 회로도이다. 도 11은 도 10의 누산기(Accumulator)의 일 실시예에 따른 회로도이다.
도 10을 참조하면, 상기 코드 제어부(50)는 복수개의 히스테리시스 비교기(511, 512, 513, 514), 제1 및 제2 AND 게이트들(531, 533) 및 누산기(550)을 포함할 수 있다.
상기 복수개의 히스테리시스 비교기(511, 512, 513, 514)는 상기 제어 전압 신호(VCONT) 및 상기 지연 확장 전압 신호(VDE)의 값을 각각 구동전압(VDD) 및 접지전압(GND) 값과 비교한다.
상기 제1 및 제2 AND 게이트들(531, 533)은 상기 복수개의 히스테리시스 비교기(511, 512, 513, 514)의 비교 값이 미리 설정된 범위 내인 경우 구동전압(VDD)의 값을 출력하고, 미리 설정된 범위를 벗어나는 경우 접지전압(GND)의 값을 출력한다.
상기 누산기(550)는 상기 제 1 및 제2 앤드(AND) 게이트가 둘 다 접지전압(GND)의 값을 출력하는 경우, 코드 변경 신호를 생성하지 않고 이전 상태를 유지한다. 그 외의 경우, 상기 누산기(550)는 상기 이진 제어 코드를 변경하는 코드 변경 신호를 생성한다.
도 11을 참조하면, 상기 누산기(550)는 제1 AND 게이트(531)의 출력(RSTA)을 입력받는 덧셈기(551)와 제2 AND 게이트(533)의 출력(RSTB)과 외부 클럭 신호(CLKREF)의 외부 클럭 신호(CLKREF)를 입력받는 레지스터(553)를 포함할 수 있다.
상기 코드 제어부(50)는 상기 지연 확장부(30)에서 출력된 지연 확장 전압 신호(VDE)와 상기 루프 필터부(500)에서 출력된 제어 전압 신호(VCONT)를 입력으로 받는다.
상기 제어 전압 신호(VCONT)와 상기 지연 확장 전압 신호(VDE)의 값이 각각 비교되는 대상인 구동전압(VDD) 및 접지전압(GND) 값에 근접하는 경우, 각 히스테리시스 비교기(511, 512, 513, 514)의 출력으로 구동전압(VDD) 값이 발생하게 되고, 그렇지 않을 경우 접지전압(GND) 값이 발생한다.
상기 지연 잠금 회로(1)가 정상 동작할 때에는 상기 제1 및 제2 AND 게이트들(531, 533)의 출력(RSTA, RSTB)는 모두 접지전압(GND) 값을 가지므로, 이진 제어 코드가 변하지 않고 이전 상태를 유지한다.
반면, 상기 지연 잠금 회로(1)가 비정상 동작할 때에는 두 가지 상황으로 나눌 수 있다. 1) 낮은 주파수 모드일 때, 외부 클럭 신호(CLKREF)로 높은 주파수가 입력되는 경우이고, 2) 높은 주파수 모드일 때, 외부 클럭 신호(CLKREF)로 낮은 주파수가 입력되는 경우이다.
상기 이진 제어 코드가 증가할수록 내부 클럭 신호(CLKD)의 지연 값이 증가하기 때문에, 1) 상황에서는 지연 시간이 감소해야 하므로 상기 제2 AND 게이트(533)의 출력(RSTB)이 상기 레지스터(553)를 초기화시켜 이진 제어 코드 CD<2:0>를 모두 0으로 만든다(단방향성을 갖기 때문).
2) 상황에서는 지연 시간이 증가해야 하므로, 제1 AND 게이트(531)의 출력(RSTA)이 상기 덧셈기(551)를 동작시켜 이진 제어 코드 CD<2:0>를 증가시킨다.
이에 따라, 동작 상태에 맞게 발생한 이진 제어 코드는 전압제어 지연부(VCDL)의 각 지연 셀(DC)의 출력 신호의 지연 값을 변화시킬 수 있게 된다.
도 12는 본 발명에 따른 지연 잠금 회로에서 이진 제어 코드에 따른 제어 전압 신호(VCONT)의 지연을 보여주는 그래프이다.
도 12를 참조하면, 이진 제어 코드 CD<2:0>가 000, 001, 010, 011, 100, 101, 110, 111로 증가할수록, 제어 전압 신호(VCONT)에 따른 지연 시간이 증가하는 것을 확인할 수 있다.
도 13은 본 발명에 따른 지연 잠금 회로에서 정상 동작에서의 시뮬레이션 결과(100 MHz, 낮은 주파수 모드)를 나타낸 그래프이다. 도 14는 본 발명에 따른 지연 잠금 회로에서 정상 동작에서의 시뮬레이션 결과(1 GHz, 높은 주파수 모드)를 나타낸 그래프이다.
도 13을 참조하면, 외부 클럭 신호(CLKREF)로 100 MHz가 입력되었을 때, 이진 제어 코드 CD<2:0>가 계속해서 증가하다가 특정 코드에 도달하게 되면 지연 잠금 회로가 잠금되는 것을 확인할 수 있다.
도 14를 참조하면, 외부 클럭 신호(CLKREF)로 1 GHz가 입력되었을 때, 높은 주파수 모드인 이진 제어 코드 000에서 지연 잠금 회로가 바로 잠금 되는 것을 확인할 수 있다.
지연 잠금 루프(Delay locked loop; DLL)의 방식은 아날로그와 디지털 방식으로 나뉘는데, 두 방식의 지연 잠금 루프(DLL)의 차이는 전압제어 지연부(VCDL) 구성에 있다. 아날로그 지연 잠금 루프(DLL)는 제어 전압 신호(VCONT)에 의하여 지연 값이 연속적으로 변하며, 디지털 지연 잠금 루프(DLL)는 검출된 위상 차이에 해당하는 지연 셀(Delay Cell)을 선택하도록 함으로써 단계적으로 변하게 된다.
이러한 차이로 인하여 아날로그 방식은 전압제어 지연부(VCDL)의 지터 특성이 좋으나, 잠금(LOCK) 되는 시간이 길고, 디지털은 잠금(LOCK) 되는 시간이 빠른 반면 지터 특성이 좋지 않다.
본 발명에서 제안된 회로는 아날로그 방식에 코드를 이용한 디지털 방식을 모두 이용함으로써 기존의 아날로그 방식(All Analog)에 비해 잠금(LOCK) 되는 시간이 짧고 기존의 디지털 방식(All Digital)에 비해 지터 특성이 우수하다. 또한, 이진 제어 코드를 이용하여 최소/최대 지연 범위를 확장시킴으로써 넓은 주파수 범위를 갖게 되어 낮은 주파수가 필요한 경우와 높은 주파수가 필요한 경우 모두 사용 가능하다.
넓은 범위의 동작 주파수를 갖는 메모리에서는 지연 잠금 루프(DLL)의 지연을 추적하는 범위가 중요하다. 동작 전압이 낮을수록 지연 잠금 루프(DLL)에서 조절하는 전압의 범위가 작아지기 때문에 기존 구조에서 수백 MHz에서 수 GHz의 동작 범위를 갖는 칩을 제작하는 것은 힘들다. 하지만, 본 발명에서 제안한 회로를 이용하여 지연 범위를 제어함으로써 넓은 동작 범위를 얻을 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명은 지연 잠금 루프(DLL)의 지연 범위를 확장 제어할 수 있으므로, 통신 시스템, 고속 데이터 송수신 회로나 TV 등의 가전 제품에 적용가능하며, 특히 DDI와 같은 디스플레이 인터페이스에 유용하게 적용 가능하다.
1: 지연 잠금 회로
10: 지연 잠금 루프
30: 지연 확장부
50: 코드 제어부
100: 위상 감지부
300: 차지 펌프부
500: 루프 필터부
700: 전압제어 지연부
310: 지연 셀
330: 비교부
350: 인버터부
370: 지연 확장 전압 신호 생성부
701: 지연 셀
511, 512, 513, 514: 히스테리시스 비교기
531, 533: AND 게이트
550: 누산기
551: 덧셈기
553: 레지스터

Claims (5)

  1. 외부 클럭 신호(CLKREF)와 내부 클럭 신호의 위상차를 검출하여 상기 위상차에 해당하는 업(UP) 신호 또는 다운(DOWN) 신호를 발생시키는 위상 감지부;
    상기 업(UP) 신호 또는 다운(DOWN) 신호에 따라 전류를 증감하여 전류 신호를 출력하는 차지 펌프부;
    상기 차지 펌프부로부터 출력된 전류 신호를 고주파 성분이 제거된 제어 전압 신호(VCONT)로 출력하는 루프 필터부;
    상기 외부 클럭 신호(CLKREF)와 상기 제어 전압 신호(VCONT)를 수신하여 지연 확장 전압 신호(VDE)를 출력하는 지연 확장부;
    상기 지연 확장 전압 신호(VDE)와 상기 제어 전압 신호(VCONT)를 기초로 이진 제어 코드를 생성하는 코드 제어부; 및
    복수개의 지연 셀로 형성되며, 상기 이진 제어 코드에 따라 상기 내부 클럭의 지연 값을 변화시켜 지연된 내부 클럭 신호(CLKD)를 출력하는 전압제어 지연부;를 포함하는, 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로.
  2. 제1항에 있어서, 상기 지연 확장부는,
    상기 제어 전압 신호(VCONT)가 입력되면, 상기 외부 클럭 신호(CLKREF)의 지연된 외부 클럭 신호(DCLK)를 출력하는 복수개의 지연 셀;
    상기 외부 클럭 신호(CLKREF)와 상기 지연된 외부 클럭 신호(DCLK)의 위상 차이를 전압 펄스(VX)로 출력하는 비교부;
    상기 전압 펄스(VX)에 따른 일정한 전류 신호를 출력하는 인버터부; 및
    상기 전류 신호에 대응하는 전하를 커패시터에 충전 또는 방전하여 상기 지연 확장 전압 신호(VDE)를 생성하고, 상기 이진 제어 코드가 변경되는 경우 상기 지연 확장 전압 신호(VDE)를 미리 설정된 전압 값으로 초기화하는, 지연 확장 전압 신호 생성부;를 포함하는, 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로.
  3. 제1항에 있어서, 상기 코드 제어부는,
    상기 제어 전압 신호(VCONT) 및 상기 지연 확장 전압 신호(VDE)의 값을 각각 구동전압(VDD) 및 접지전압(GND) 값과 비교하는 복수개의 히스테리시스 비교기;
    상기 복수개의 히스테리시스 비교기의 비교 값이 미리 설정된 범위 내인 경우 구동전압(VDD)의 값을 출력하고, 미리 설정된 범위를 벗어나는 경우 접지전압(GND)의 값을 출력하는 제 1 및 제2 앤드(AND) 게이트; 및
    상기 제 1 및 제2 앤드(AND) 게이트가 각각 접지전압(GND)의 값을 출력하지 않는 경우, 상기 이진 제어 코드를 변경하는 코드 변경 신호를 생성하는 누산기;를 포함하는, 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로.
  4. 제3항에 있어서, 상기 누산기는,
    상기 코드 변경 신호가 생성되는 경우,
    상기 전압제어 지연부(VCDL)의 동작영역보다 높은 주파수의 외부 클럭 신호(CLKREF)가 입력될 때, 상기 이진 제어 코드(CD<2:0>)를 모두 0으로 설정하여 상기 내부 클럭의 지연 값을 감소시키는 레지스터; 및
    상기 전압제어 지연부(VCDL)의 동작영역보다 낮은 주파수의 외부 클럭 신호(CLKREF)가 입력되는 경우, 상기 이진 제어 코드(CD<2:0>)를 증가시켜 상기 내부 클럭 신호의 지연 값을 증가시키는 누산기;를 포함하는, 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로.
  5. 외부 클럭 신호(CLKREF)와 내부 클럭 신호의 위상차를 검출하여 상기 위상차에 해당하는 업(UP) 신호 또는 다운(DOWN) 신호를 발생시키는 단계;
    상기 업(UP) 신호 또는 다운(DOWN) 신호에 따라 전류를 증감하여 전류 신호를 출력하는 단계;
    출력된 상기 전류 신호를 고주파 성분이 제거된 제어 전압 신호(VCONT)로 출력하는 단계;
    상기 외부 클럭(CLKREF)과 상기 제어 전압 신호(VCONT)를 수신하여 지연 확장 전압 신호(VDE)를 출력하는 단계;
    상기 지연 확장 전압 신호(VDE)와 상기 제어 전압 신호(VCONT)를 기초로 이진 제어 코드를 생성하는 단계; 및
    상기 이진 제어 코드에 따라 상기 내부 클럭의 지연 값을 변화시켜 지연된 내부 클럭 신호(CLKD)를 출력하는 단계;를 포함하는, 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 방법.
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