KR20080011834A - 지연 동기 루프 회로 및 클럭 신호 발생 방법 - Google Patents

지연 동기 루프 회로 및 클럭 신호 발생 방법 Download PDF

Info

Publication number
KR20080011834A
KR20080011834A KR1020060072291A KR20060072291A KR20080011834A KR 20080011834 A KR20080011834 A KR 20080011834A KR 1020060072291 A KR1020060072291 A KR 1020060072291A KR 20060072291 A KR20060072291 A KR 20060072291A KR 20080011834 A KR20080011834 A KR 20080011834A
Authority
KR
South Korea
Prior art keywords
digital code
delay
reference clock
voltage
clock signal
Prior art date
Application number
KR1020060072291A
Other languages
English (en)
Other versions
KR100818729B1 (ko
Inventor
박문숙
최영돈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060072291A priority Critical patent/KR100818729B1/ko
Priority to US11/761,464 priority patent/US7622971B2/en
Publication of KR20080011834A publication Critical patent/KR20080011834A/ko
Application granted granted Critical
Publication of KR100818729B1 publication Critical patent/KR100818729B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

지연 동기 루프 회로 및 클럭 신호 발생 방법이 개시된다. 상기 지연 동기 루프 회로는 기준 클럭 신호를 1/K(K는2이상의 자연수) 분주한 기준 클럭 분주 신호를 생성하고, 상기 기준 클럭 분주 신호를 최소 지연 전압에 응답하여 기준 클럭을 지연시킨 제1기준 클럭 지연 신호들 및 최대 지연 전압에 응답하여 기준 클럭을 지연시킨 제2기준 클럭 지연 신호들 각각으로 샘플링하여 얻은 제1디지털 코드 및 제2디지털 코드를 록킹 디지털 코드와 비교하여 초기 전압 디지털 코드를 생성하며, 상기 초기 전압 디지털 코드에 기초하여 초기 제어 전압을 발생시킴으로써, 록킹 범위가 증가되고 록킹 상태에 빠르게 도달할 수 있다.
지연 동기 루프 회로, 초기 제어 전압, 디지털 코드

Description

지연 동기 루프 회로 및 클럭 신호 발생 방법{Delay locked loop circuit and method of generating clock signal of the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 지연 동기 루프 회로의 블록도이다.
도 2a 내지 도 2c는 기준 클럭 신호와 출력 클럭 신호에 따른 위상 검출기의 출력을 나타낸 것이다.
도 3은 일반적인 제어 전압 발생부의 회로도이다.
도 4a 및 도 4b는 록킹 범위를 벗어난 출력 클럭 신호에 따른 위상 검출기의 출력을 나타낸 것이다.
도 5는 본 발명의 실시예에 따른 지연 동기 루프 회로의 블록도이다.
도 6은 본 발명의 실시예에 따른 제어 전압 발생부의 회로도이다.
도 7은 본 발명에 따른 VCDL의 제어 전압에 따른 출력 클럭 신호의 지연 특성을 나타낸 것이다.
도 8은 본 발명의 실시예에 따른 제어 전압 초기화부의 블록도이다.
도 9는 본 발명의 실시예에 따른 기준 클럭 지연 신호들에 따른 디지털 코드들을 나타낸 것이다.
도 10은 본 발명의 실시예에 따른 코드 생성부의 비교부의 회로도이다.
도 11은 본 발명의 실시예에 따른 코드 생성부에 의하여 록킹 디지털 코드에 초기 전압 디지털 코드가 대응되는 결과를 나타낸 것이다.
도 12는 본 발명의 실시예에 따른 초기 제어 전압 발생부의 회로도이다.
도 13은 본 발명의 실시예에 따른 지연 동기 루프 회로의 초기 제어 전압 발생 방법의 순서도이다.
본 발명은 반도체 집적회로에 관한 것으로, 특히, 지연 동기 루프 및 지연 동기 루프의 클럭 신호 발생 방법에 관한 것이다.
지연 동기 루프(Delay Locked Loop : DLL) 회로는 입력 클럭 신호와 딜레이된 출력 클럭 신호의 위상을 동기(Synchronize)시키기 위한 회로이다.
도 1은 일반적인 지연 동기 루프 회로(100)의 블록도이다.
도 1을 참조하면, 지연 동기 루프 회로(100)는 전압 제어 지연 라인(Voltage Controlled Delay Line : VCDL, 110), 위상 검출기(120), 제어 전압 발생부(130)를 포함한다.
VCDL(110)은 소정의 제어 전압에 의하여 제어되는 직렬로 연결된 다수(예컨대, 4개)의 딜레이 소자들을 포함하며, 입력된 기준 클럭 신호(ref_clk)를 지연시켜 출력 클럭 신호(clk_out)를 출력한다.
위상 검출기(120)는 상기 기준 클럭 신호(ref_clk)와 상기 출력 클럭 신호(clk_out)의 위상을 비교하여, 업 신호(up) 및 다운 신호(dn)를 출력한다.
도 2a 내지 도 2c는 기준 클럭 신호와 출력 클럭 신호에 따른 위상 검출기(120)의 출력을 나타낸 것이다.
도 2a 내지 도 2c를 참조하면, 위상 검출기(120)는 상기 기준 클럭 신호(ref_clk)가 상기 출력 클럭 신호(clk_out)에 앞서면(Phase Lead), 위상 차이 만큼의 업 신호(up)를 출력하고(도 2a), 상기 기준 클럭 신호(ref_clk)가 상기 출력 클럭 신호(clk_out)에 뒤쳐지면(Phase Lag) 위상 차이 만큼의 다운 신호(dn)를 출력(도 2b)한다.
제어 전압 발생부(130)는 상기 업 신호(up) 및 상기 다운 신호(dn)를 수신하여 제어 전압(Vctrl)을 발생한다.
도 3은 일반적인 제어 전압 발생부(130)의 회로도이다.
도 3을 참조하면, 제어 전압 발생부(130)는 차지 펌프(131) 및 루프 필터(132)를 구비한다. 차지 펌프(131)는 상기 업 신호(up) 및 상기 다운 신호(dn)에 응답하여 전하 펌핑(pumping)을 한다. 구체적으로는, 상기 업 신호(up)가 하이레벨인 구간에서는, 스위치(33)가 턴온되어 전류원(33)에 의해 커패시터로 전류가 공급되어 상기 제어 전압(Vctrl)의 레벨이 높아지고, 상기 다운 신호(dn)가 하이레벨인 구간에서는 스위치(34)가 턴온되어 전류원(34)에 의해 커패시터로부터 접지 전압으로 방전되어 상기 제어 전압(Vctrl)의 레벨이 낮아진다. 상기 업 신호(up) 및 상기 다운 신호(dn)에 의해 제어되는 스위치들(31, 32) 각각은 PMOS 및 NMOS 트랜지스터 로 구현할 수 있다. 또, 전류원들(33, 34) 각각도 PMOS 및 NMOS 트랜지스터로 구현할 수 있다.
루프 필터(132)는 저역 통과 필터로써, 상기 제어 전압(Vctrl)의 AC 성분을 제거하는 역할을 한다. 기준 클럭 신호와 출력 클럭 신호의 위상이 같아지게 되면, 더 이상 위상 검출기(120)로부터 펄스열이 출력되지 않으며(도 2c 참조), VCDL(110)의 딜레이는 일정하게 된다. 이와 같은 상태를 록킹(locking) 상태라고 한다. 지연 동기 루프 회로(100)는 록킹 상태가 되어야 클럭이 안정화되기 때문에, 빠른 시간 내에 록킹 상태가 되는 것이 중요하다. 그러나 위상 검출기(120)의 출력 신호는 한 클럭을 주기로 발생하기 때문에, 록킹 상태에 도달하기 위해서는 수 클럭 주기의 록킹 시간이 필요하다.
또한, 일반적인 지연 동기 루프 회로(100)는 록킹 범위가 제한적이다.
도 4a 및 도 4b는 록킹 범위를 벗어난 출력 클럭 신호에 따른 위상 검출기(120)의 출력을 나타낸 것이다.
도 4a를 참조하면, Tdmin < 0.5 Tref 인 경우(도 4a)에 업 신호(up)가 뜨게 되는데, 딜레이가 이미 최소이기 때문에, 제어 전압이 올라가도 록킹 동작을 할 수 없게 된다. Tdmax > 1.5Tref 인 경우(도 4b)에는 다운 신호(dn)가 뜨게 되는데, 딜레이가 이미 최대이기 때문에, 더 이상 록킹 동작을 할 수 없게 된다. 따라서 상기와 같은 문제는 록킹 범위에 제한을 주게 된다. 그리고 일반적인 지연 동기 루프 회로(100)는 출력 클럭 신호가 기준 클럭 신호의 2주기에 록킹됨에 따라, 두 주기가 한 주기로 인식되는 하모닉 록킹(harmonic locking)이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 초기 제어 전압을 발생하여 이용함으로써 록킹 시간을 줄일 수 있는 지연 동기 루프 회로 및 상기 지연 동기 루프의 클럭 신호 발생 방법을 제공하는데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명에 따른 지연 동기 루프 회로는 기준 클럭 신호와 출력 클럭 신호의 위상을 비교하여 비교 신호를 출력하는 위상 검출기, 상기 비교 신호에 기초하여 제어 전압을 출력하는 제어 전압 발생부, 다수의 딜레이 소자들을 구비하고, 상기 제어 전압에 기초하여 상기 기준 클럭 신호를 지연시켜 상기 출력 클럭 신호를 출력하는 전압 제어 지연 라인 및 상기 전압 제어 지연 라인 특성에 기초하여 소정의 디지털 코드들을 생성하고, 상기 디지털 코드들에 기초하여 초기 제어 전압을 발생하는 제어 전압 초기화부를 구비한다.
바람직하기로는, 상기 제어 전압 발생부는 상기 비교 신호에 기초하여 전하 펌핑을 함으로써 상기 제어 전압의 레벨을 가변하기 위한 차지 펌프, 저역 통과 필터링을 수행하는 루프 필터, 및 제어 신호에 기초하여 상기 차지 펌프의 출력과 상기 초기 제어 전압을 선택적으로 상기 루프 필터로 입력시키는 선택기를 구비한다.
바람직하기로는, 상기 전압 제어 지연 라인 특성은 상기 기준 클럭 신호를 최소 및 최대 지연시킬 수 있는 최소 지연 전압 및 최대 지연 전압에 기초한다.
즉, 상기 제어 전압 초기화부는 상기 기준 클럭 신호를 최소로 지연시킬 수 있는 최소 지연 전압 및 상기 기준 클럭 신호를 최대로 지연시킬 수 있는 최대 지 연 전압에 기초하여, 상기 초기 제어 전압을 발생할 수 있다.
바람직하기로는, 상기 제어 전압 초기화부는 상기 기준 클럭 신호를 1/K(K는2이상의 자연수) 분주하여 기준 클럭 분주 신호를 출력하는 기준 클럭 분주부, 상기 최소 지연 전압에 응답하는 직렬로 접속된 M(단, M은 자연수)개의 제2딜레이 소자들을 구비하고, 상기 기준 클럭 신호를 수신하여 상기 제2딜레이 소자들 각각으로부터 제1기준 클럭 지연 신호들을 출력하는 제1VCDL 레플리카, 상기 최대 지연 전압에 응답하는 직렬로 접속된 N(단, N은 자연수)개의 제3딜레이 소자들을 구비하고, 상기 기준 클럭 신호를 수신하여 상기 제3딜레이 소자들 각각으로부터 제2기준 클럭 지연 신호들을 출력하는 제2VCDL 레플리카, 상기 기준 클럭 분주 신호, 제1기준 클럭 지연 신호들 및 제2기준 클럭 지연 신호들에 기초하여 초기 전압 디지털 코드를 생성하여 출력하는 코드 생성부 및 상기 초기 전압 디지털 코드에 응답하여 초기 제어 전압을 발생하는 초기 제어 전압 발생부를 구비한다.
바람직하기로는, 상기 코드 생성부는 상기 제1기준 클럭 지연 신호들 및 상기 제2기준 클럭 지연 신호들 각각에 응답하여 상기 기준 클럭 분주 신호를 샘플링한 제1디지털 코드 및 제2디지털 코드를 출력하는 래치 및 상기 제1디지털 코드 및 상기 제2디지털 코드를 록킹 디지털 코드와 비교하여 초기 전압 디지털 코드를 생성하는 비교부를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 실시예에 따른 지연 동기 루프 회로(500)의 블록도이다.
도 5를 참조하면, 지연 동기 루프 회로(Delay Locked Loop : DLL, 500)는 전압 제어 지연 라인(Voltage Controlled Delay Line : VCDL, 510), 위상 검출기(520), 제어 전압 초기화부(530) 및 제어 전압 발생부(540)를 포함한다.
VCDL(510)은 소정의 제어 전압(Vctl)에 의하여 제어되는 직렬로 연결된 다수(예컨대, 4개)의 딜레이 소자들을 포함하며, 입력된 기준 클럭 신호(ref_clk)를 지연시켜 출력 클럭 신호(clk_out)를 출력한다.
위상 검출기(520)는 상기 기준 클럭 신호(ref_clk)와 상기 출력 클럭 신호(clk_out)의 위상을 비교하여, 업 신호(up) 및 다운 신호(dn)를 출력한다.
제어 전압 초기화부(530)는 VCDL(510)의 특성에 따른 다수의 디지털 코드들을 생성하고, 상기 다수의 디지털 코드에 기초하여 초기 제어 전압(Vint)을 발생한다.
제어 전압 발생부(540)는 상기 업 신호(up), 상기 다운 신호(dn) 및 상기 초기 제어 전압(Vint)을 수신하고, 소정의 제어 신호(con)에 기초하여 제어 전압(Vctrl)을 발생한다.
도 6은 본 발명의 실시예에 따른 제어 전압 발생부(540)의 회로도이다.
도 6을 참조하면, 제어 전압 발생부(540)는 차지 펌프(541), 루프 필터(542) 및 선택기(543)를 포함한다.
차지 펌프(541)는 상기 업 신호(up) 및 상기 다운 신호(dn)에 응답하여 전하 펌핑을 한다. 구체적으로는, 상기 업 신호(up)가 하이레벨인 구간에서는, 스위치(61)가 턴온되어 전류원(63)에 의해 커패시터로 전류가 공급되어 상기 제어 전압(Vctrl)의 레벨이 높아지고, 상기 다운 신호(dn)가 하이레벨인 구간에서는 스위치(62)가 턴온되어 전류원(64)에 의해 커패시터로부터 접지 전압으로 방전되어 상기 제어 전압(Vctrl)의 레벨이 낮아진다. 상기 업 신호(up) 및 상기 다운 신호(dn)에 의해 제어되는 스위치들(61, 62) 각각은 PMOS 및 NMOS 트랜지스터로 구현할 수 있다. 또, 전류원들(63, 64) 각각도 PMOS 및 NMOS 트랜지스터로 구현할 수 있다.
루프 필터(542)는 저역 통과 필터로써, 상기 제어 전압(Vctrl)의 AC 성분을 제거하는 역할을 한다.
선택기(543)는 소정의 제어 신호(con)에 응답하여 상기 제어 전압 초기화부(530)에 의해 발생된 초기 제어 전압(Vint)과 차지 펌프(541)의 출력을 선택적으로 루프 필터(542)로 입력시킨다.
선택기(543)에 의해, 차지 펌프의 출력 노드(65)가 루프 필터(542)와 접속되는 경우, 상기 차지 펌프(541)에 의해 상기 제어 전압(Vctrl)의 레벨이 가변된다. 상기 제어 신호(con)는 DLL(500)의 파워 온 신호에 기초하여 생성된 신호로써, DLL(500)이 동작을 시작하는 초기 제어 전압으로 제어 전압 초기화부(530)로부터 출력된 초기 제어 전압을 선택할 수 있다. 선택기(543)는 멀티플렉서나 스위칭 회로로 구현할 수 있으나, 이에 한정되는 것은 아니다.
도 7은 본 발명에 따른 VCDL(510)의 제어 전압(Vctrl)에 따른 출력 클럭 신호(clk_out)의 지연 특성을 나타낸 것이다.
제어 전압 초기화부(530)는 도 6에 나타난 VCDL(510)의 출력 클럭 신호(clk_out)의 지연 특성에 기초하여, 출력 클럭 신호(clk_out)의 기준 클럭 신호(ref_clk)에 대한 최소 지연 시간(tdmin) 및 최대 지연 시간(tdmax)에 대응되는 제1디지털 코드 및 제2디지털 코드를 최소 지연 전압(VH) 및 최대 지연 전압(VL)을 수신하여 생성한다. 그리고 나서, 상기 제1디지털 코드 및 상기 제2디지털 코드 각각을 록킹 상태에서의 상기 출력 클럭 신호(clk_out)의 지연 시간(tdlock)에 대응되는 록킹 디지털 코드와 비교하여, 상기 출력 클럭 신호(clk_out)가 록킹 상태에 있기 위한 록킹 제어 전압(Vlcok)과 같거나 상기 록킹 제어 전압에 거의 근접한 제어 전압을 초기 제어 전압(Vint)으로써 출력한다.
도 8은 본 발명의 실시예에 따른 제어 전압 초기화부(530)의 블록도이다.
도 8을 참조하면, 제어 전압 초기화부(530)는 기준 클럭 분주부(531), 제1VCDL 레플리카(532), 제2VCDL 레플리카(533), 코드 생성부(534) 및 초기 제어 전압 발생부(535)를 구비한다.
기준 클럭 분주부(531)는 기준 클럭 신호(ref_clk)를 수신하여 1/2 분주시켜 기준 클럭 분주 신호(ref_clk/2)를 출력한다.
제1VCDL 레플리카(532)는 직렬로 접속된 제1모조 VCDL(71) 및 제1더미 VCDL(72)을 포함한다. 제1모조 VCDL(71) 및 제1더미 VCDL(72) 각각은 VCDL(510)과 같이 직렬로 연결된 4개의 딜레이 소자들을 구비하고, 상기 8개의 딜레이 소자들 각각은 최소 지연 전압(VH)에 기초하여 서로 다른 위상을 갖는 제1기준 클럭 지연 신호(ref_d10~ref_d17)를 출력한다. 최소 지연 전압(VH)은 기준 클럭 신호(ref_clk)를 최소로 지연시키기 위해서 VCDL(510)로 인가되어야 할 제어 전압(Vctrl)일 수 있다.
제2VCDL 레플리카(533)는 직렬로 접속된 제2모조 VCDL(73) 및 제2더미 VCDL(74)을 포함한다. 제2모조 VCDL(73) 및 제2더미 VCDL(74) 각각은 VCDL(510)과 같이 직렬로 연결된 4개의 딜레이 소자들을 구비하고, 상기 8개의 딜레이 소자들 각각은 최대 지연 전압(VL)에 기초하여 서로 다른 위상을 갖는 제2기준 클럭 지연 신호(ref_d20~ref_d27)를 출력한다. 최대 지연 전압(VL)은 기준 클럭 신호(ref_clk)를 최대로 지연시키기 위해서 VCDL(510)로 인가되어야 할 제어 전압(Vctrl)일 수 있다.
코드 생성부(534)는 래치(75) 및 비교부(76)를 구비하며, 기준 클럭 분주 신호(ref_clk/2), 제1기준 클럭 지연 신호들(ref_d10~ref_d17) 및 제2기준 클럭 지연 신호들(ref_d20~ref_d27)을 수신하여 초기 전압 디지털 코드(v_code)를 생성하여 출력한다.
래치(75)는 기준 클럭 분주 신호(ref_clk/2)를 제1기준 클럭 지연 신호들(ref_d10~ref_d17) 및 제2기준 클럭 지연 신호들(ref_d20~ref_d27) 각각에 동기하여 샘플링한 결과인 제1디지털 코드(f_code) 및 제2디지털 코드(s_code)를 출력한다. 제1디지털 코드(f_code) 및 제2디지털 코드(s_code)는 서모미터(thermometer) 코드일 수 있다.
도 9는 본 발명의 실시예에 따른 기준 클럭 지연 신호들(ref_d10~ref_d17, ref_d20~ref_d27)에 따른 디지털 코드들(f_code, s_code)을 나타낸 것이다.
도 8및 도 9를 참조하면, 최소 지연 전압(VH)에 의한 제어되는 VCDL(510)은 기준 클럭 신호(ref_clk)보다 위상이 앞서는 출력 클럭 신호(clk_out)를 출력하므로, 제1모조 VCDL(71)에 포함된 4개의 딜레이 소자들 각각의 출력인 제1기준 클럭 지연 신호들(ref_d10~ref_d13)의 라이징 에지(rising edge)는 기준 클럭 신호(ref_clk)의 한 클럭 주기(1T) 내에 존재한다. 그리고 제1더미 VCDL(72)에 포함된 4개의 딜레이 소자들 중 앞 단 3개의 딜레이 소자들의 출력인 제1기준 클럭 지연 신호들(ref_d14~ref_d16)의 라이징 에지는 상기 한 클럭 주기(1T) 내에 존재하고, 나머지 뒷 단 1개의 딜레이 소자의 출력인 제1기준 클럭 신호(ref_d17)는 상기 한 클럭 주기(1T) 이후에 존재한다. 따라서, 제1기준 클럭 신호들(ref_d10~ref_d17)의 각 라이징 에지에 동기하여 기준 클럭 분주 신호(ref_clk/2)를 샘플링함으로써, 생성된 제1디지털 코드(f_code)는 [11111110]이다. 제1디지털 코드(f_code)는 출력 클럭 신호(clk_out)의 기준 클럭 신호(ref_clk)에 대한 최소 지연 시간(tdmin)에 대응될 수 있다.
최소 지연 전압(VH)에 의한 제어되는 VCDL은 기준 클럭 신호(ref_clk)보다 위상이 앞서는 출력 클럭 신호(clk_out)를 출력하므로, 제1모조 VCDL로부터 출력된 제1기준 클럭 지연 신호들(ref_d10~ref_d13)에 의해 생성된 제1디지털 코드(f_code)의 상위 4비트들은 상기 실시예를 포함한 모든 경우에 동일([1111])하나, 제1더미 VCDL로부터 출력된 제1기준 클럭 지연 신호들(ref_d14~ref_d17)에 의 해 생성된 제1디지털 코드(f_code)의 하위 4비트들은 상기 VCDL의 지연 특성에 따라 달라질 수 있다.
최대 지연 전압(VL)에 의한 제어되는 VCDL(510)은 기준 클럭 신호(ref_clk)보다 위상이 뒤지는 출력 클럭 신호(clk_out)를 출력하므로, 제2모조 VCDL(73)에 포함된 4개의 딜레이 소자들 중 앞 단 2개의 딜레이 소자들의 출력인 제2기준 클럭 지연 신호들(ref_d20~ref_d21)의 라이징 에지는 상기 한 클럭 주기(1T) 내에 존재하고, 나머지 뒷 단 2개의 딜레이 소자들 각각의 출력인 제2기준 클럭 지연 신호들(ref_d22~ref_d23)의 라이징 에지는 상기 한 클럭 주기(1T) 이후에 존재한다. 그리고 제2더미 VCDL(74)에 포함된 4개의 딜레이 소자들 각각의 출력인 제2기준 클럭 지연 신호들(ref_d24~ref_d27)의 라이징 에지는 상기 한 클럭 주기(1T) 이후에 존재한다. 제2더미 VCDL(74)에 포함된 4개의 딜레이 소자들 각각의 출력인 제2기준 클럭 지연 신호들(ref_d24~ref_d27)의 라이징 에지에 의한 디지털 비트들(제2디지털 코드(s_code)의 하위 4비트들)은 제1디지털 코드(f_code)와 비교를 용이하게 하기 위해서 0으로 정한다. 그러므로 제2더미 VCDL(74)은 하드웨어 구현을 최적화하기 위해서 생략될 수 있다. 따라서, 제2기준 클럭 신호들(ref_d20~ref_d27)에 의해 생성된 제2디지털 코드(s_code)는 [11000000]가 된다. 제2디지털 코드(s_code)는 출력 클럭 신호(clk_out)의 기준 클럭 신호(ref_clk)에 대한 최대 지연 시간(tdmin)에 대응될 수 있다.
제2모조 VCDL로부터 출력된 제2기준 클럭 지연 신호들(ref_d20~ref_d23)은 VCDL의 지연 특성에 따라 다르므로, 제2기준 클럭 지연 신호들(ref_d20~ref_d23)에 의해 생성된 제2디지털 코드(s_code)의 상위 4비트들도 달라질 수 있다.
록킹 지연 시간(tdlock)에 대응되는 록킹 디지털 코드(c_code)는 제1디지털 코드(f_code) 및 제2디지털 코드(s_code) 생성 원리에 의해 생성될 수 있다. 록킹 지연 전압을 수신하는 소정의 모조 VCDL의 딜레이 소자들 각각의 출력 신호(ref_d30~ref_d33)의 라이징 에지는 상기 한 클럭 주기(1T) 이내에 존재한다. 또한, 상기 록킹 지연 전압을 수신하는 소정의 더미 VCDL의 딜레이 소자들 각각의 출력 신호(ref_d34~ref_d37)의 라이징 에지는 상기 한 클럭 주기(1T) 이후에 존재한다. 따라서, 상기 록킹 지연 전압을 수신하는 모조 VCDL 및 더미 VCDL의 출력 신호들(ref_d30~ref_d37)에 기초하여 생성된 록킹 디지털 코드(c_code)는 [11110000]이 될 수 있다. 상기 모조 VCDL 및 더미 VCDL은 실질적인 하드웨어 구현을 필요로 하지 않고, 비교부(76)에 펌웨어적으로 미리 설정해 둘 수 있다. 한 예로, N(단, N은 2이상의 짝수)비트의 록킹 디지털 코드(c_code)는 상위 N/2비트는 1로, 하위 N/2비트는 0으로 설정될 수 있다.
비교부(76)는 상기 미리 설정된 록킹 디지털 코드(c_code)를 래치(75)로부터 출력된 제1디지털 코드(f_code) 및 제2디지털 코드(s_code)와 비교하여 초기 전압 디지털 코드(v_code)를 생성하여 출력한다.
도 10은 본 발명의 실시예에 따른 코드 생성부(534)의 비교부(76)의 회로도이다.
도 10을 참조하면, 비교부(76)는 제1배타 논리합 게이트(91), 제2배타 논리합 게이트(92), 뺄셈기(93) 및 덧셈기(94)를 포함한다.
제1배타 논리합 게이트(91)는 록킹 디지털 코드(c_code)와 제1디지털 코드(f_code)의 배타 논리합 연산 결과인 제3디지털 코드(diff_fc)를 출력한다. 따라서, 제3디지털 코드(diff_fc)는 비트 1의 개수로써 록킹 디지털 코드(c_code)와 제1디지털 코드(f_code)의 차이를 의미한다. 한 예로, 록킹 디지털 코드(c_code)가 [11110000]이고 제1디지털 코드(f_code)가 [11111110]일 때, 제3디지털 코드(diff_fc)는 [00001110]이 되고, 록킹 디지털 코드(c_code)와 제1디지털 코드(f_code)의 차이는 제3디지털 코드(diff_fc)의 비트 1의 개수로써, 3인 것을 알 수 있다.
제2배타 논리합 게이트(92)는 록킹 디지털 코드(c_code)와 제2디지털 코드(s_code)의 배타 논리합 연산 결과인 제4디지털 코드(diff_sc)를 출력한다. 제4디지털 코드(diff_sc)는 비트 1의 개수로써 록킹 디지털 코드(c_code)와 제2디지털 코드(s_code)의 차이를 의미한다. 한 예로, 록킹 디지털 코드(c_code)가 [11110000]이고 제2디지털 코드(s_code)가 [11000000]일 때, 제4디지털 코드(diff_sc)는 [00110000]이 되고, 록킹 디지털 코드(c_code)와 제2디지털 코드(s_code)의 차이는 제4디지털 코드(diff_sc)의 비트 1의 개수로써, 2인 것을 알 수 있다.
뺄셈기(93)는 제4디지털 코드(diff_sc)에서 제3디지털 코드(diff_fc)를 뺀 결과인 제5디지털 코드(diff_sf)를 출력한다. 한 예로, 제4디지털 코드(diff_sc)는 [00110000]이고, 제3디지털 코드(diff_fc)는 [00001110]이면, 제4디지털 코드(diff_sc)는 2이고, 제3디지털 코드(diff_fc)는 3이므로, 제5디지털 코 드(diff_sf)는 -1이 된다. 따라서, 제5디지털 코드(diff_sf)는 -1을 표현할 수 있는 바이너리(binary) 코드 등의 소정의 디지털 코드일 수 있다.
덧셈기(94)는 록킹 디지털 코드(c_code)와 뺄셈기(93)로부터 출력된 제5디지털 코드(diff_sf)를 더한 결과를 초기 전압 디지털 코드(v_code)로써 출력한다. 한 예로, 제5디지털 코드(diff_sf)가 -1을 나타내고, 록킹 디지털 코드(c_code)가 [11110000]이면, 록킹 디지털 코드(c_code)는 서모미터 코드로써 4이므로, 초기 전압 디지털 코드(v_code)는 3을 나타내는 소정의 디지털 코드일 수 있다.
도 11은 본 발명의 실시예에 따른 코드 생성부(534)로부터 록킹 디지털 코드에 초기 전압 디지털 코드가 대응되는 결과를 나타낸 것이다.
도 11을 참조하면, 제1디지털 코드(f_code)가 [11111110]이고, 제2디지털 코드(s_code)가 [11000000]일 때, 코드 생성부(534)로부터 출력인 3을 나타내는 초기 전압 디지털 코드(v_code)가 록킹 지연 시간(tdlock)에 해당하는 록킹 디지털 코드(c_code)에 거의 근접하게 대응되는 것을 알 수 있다.
초기 제어 전압 발생부(535)는 초기 전압 디지털 코드(v_code)를 수신하여 초기 제어 전압(Vint)을 발생한다.
도 12는 본 발명의 실시예에 따른 초기 제어 전압 발생부(535)의 회로도이다.
도 12를 참조하면, 초기 제어 전압 발생부(535)는 제1전원 단자(VDD) 및 제2전원 단자(VSS)에 직렬로 접속되는 다수의 저항들로 구성된 저항열(111) 및 상기 다수의 저항들 사이의 접속점들 중 대응되는 접속점과 초기 제어 전압 단자(113) 사이에 접속되는 다수의 스위치들(112)을 구비한다.
저항열(111)은 VCDL(510)의 제어 전압(Vctrl)에 따른 출력 클럭 신호(clk_out)의 지연 특성에 기초하여 상기 다수의 저항들 각각의 저항값을 결정할 수 있다. 상기 지연 특성에는 최소 지연 전압(VH), 최대 지연 전압(VL) 및 제어 전압(Vctrl)에 따른 출력 클럭 신호(clk_out)의 비선형성 등이 포함될 수 있다.
다수의 스위치들(112)은 제1디지털 코드(f_code) 및 제2디지털 코드(s_code)의 비트 수(예컨대, 8개) 만큼의 스위치들(SW0~SW7)을 구비한다. 그리고 다수의 스위치들(112)은 초기 전압 디지털 코드(v_code)에 의해서 제어된다. 한 예로, 초기 전압 디지털 코드(v_code)가 3을 나타내면, SW3이 턴온되고 나머지 스위치들은 턴오프된다. 초기 전압 디지털 코드(v_code)는 SW3만 턴온시키고, 나머지 스위치들을 턴오프하기 위하여 SW3에 인가되는 4번째 비트만 1이고 나머지는 0인 [00010000]의 디지털 코드일 수 있다.
다수의 스위치들(112) 중 초기 전압 디지털 코드(v_code<0:7> = [00010000])에 의해서 턴온된 스위치(SW3)를 통해서, 저항열(111)의 상기 턴온된 스위치(SW3)에 대응되는 접속점으로부터 록킹 지연 시간(tdlock)에 또는 근접하게 대응될 수 있도록 하는 초기 제어 전압(Vint)이 초기 제어 전압 단자(113)로 인가된다.
도 13은 본 발명의 실시예에 따른 지연 동기 루프 회로(500)의 초기 제어 전압 발생 방법의 순서도이다.
도 8및 도 13을 참조하면, 기준 클럭 분주부(531)는 기준 클럭 신호(ref_clk)를 1/2 분주하여 기준 클럭 분주 신호(ref_clk/2)를 출력한다(S121).
제1VCDL 레플리카(532)는 기준 클럭 신호(ref_clk)를 최소 지연 전압(VH)에 기초하여 지연시키고, 위상이 서로 다른 제1기준 클럭 지연 신호들(ref_d10~ref_d17)을 출력한다. 또한, 제2VCDL 레플리카(533)는 기준 클럭 신호(ref_clk)를 최대 지연 전압(VL)에 기초하여 지연시키고, 위상이 서로 다른 제2기준 클럭 지연 신호들(ref_d20~ref_d27)을 출력한다(S122).
래치(75)는 제1기준 클럭 지연 신호들(ref_d10~ref_d17) 및 제2기준 클럭 지연 신호들(ref_d20~ref_d27) 각각으로 기준 클럭 분주 신호(ref_clk/2)를 샘플링하여 제1디지털 코드(f_code) 및 제2디지털 코드(s_code)를 생성한다(S123).
비교부(76)는 제1디지털 코드(f_code) 및 제2디지털 코드(s_code) 각각을 록킹 디지털 코드(c_code)와 비교하여 초기 전압 디지털 코드(v_code)를 생성한다(S124).
초기 제어 전압 발생부(535)는 초기 전압 디지털 코드(v_code)에 기초하여 초기 제어 전압(Vint)을 발생한다(S125).
본 발명에 대해 상기 실시예를 참고하여 설명하였으나, 이는 예시적인 것에 불과하며, 본 발명에 속하는 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 지연 동기 루프 회로는 전압 제어 지연 라 인의 제어 전압에 따른 출력 클럭 신호의 지연 특성을 디지털 코드화하여 록킹 디지털 코드에 대응되는 초기 전압 코드에 기초하여 초기 제어 전압을 상기 전압 제어 지연 라인에 공급함으로써, 록킹 상태에 빠르게 도달할 수 있게 하고, 록킹 범위를 증가시킬 수 있다.

Claims (16)

  1. 기준 클럭 신호와 출력 클럭 신호의 위상을 비교하여 비교 신호를 출력하는 위상 검출기;
    상기 비교 신호에 기초하여 제어 전압을 출력하는 제어 전압 발생부;
    다수의 딜레이 소자들을 구비하고, 상기 제어 전압에 기초하여 상기 기준 클럭 신호를 지연시켜 상기 출력 클럭 신호를 출력하는 전압 제어 지연 라인; 및
    상기 전압 제어 지연 라인 특성에 기초하여 소정의 디지털 코드들을 생성하고, 상기 디지털 코드들에 기초하여 초기 제어 전압을 발생하는 제어 전압 초기화부를 구비하는 지연 동기 루프 회로.
  2. 제1항에 있어서, 상기 제어 전압 발생부는
    상기 비교 신호에 기초하여 전하 펌핑을 함으로써 상기 제어 전압의 레벨을 가변하기 위한 차지 펌프;
    저역통과 필터링을 수행하는 루프 필터; 및
    제어 신호에 기초하여 상기 차지 펌프의 출력과 상기 초기 제어 전압을 선택적으로 상기 루프 필터로 입력시키는 선택기를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  3. 제1항에 있어서, 상기 전압 제어 지연 라인은
    L(단, L은 자연수)개의 제1딜레이 소자들이 직렬로 접속되는 것을 특징으로 하는 지연 동기 루프 회로.
  4. 제1항에 있어서,
    상기 전압 제어 지연 라인의 특성은 상기 기준 클럭 신호를 최소로 지연시킬 수 있는 최소 지연 전압 및 상기 기준 클럭 신호를 최대로 지연시킬 수 있는 최대 지연 전압에 기초하는 것을 특징으로 하는 지연 동기 루프 회로.
  5. 제1항에 있어서, 상기 제어 전압 초기화부는
    상기 기준 클럭 신호를 최소로 지연시킬 수 있는 최소 지연 전압 및 상기 기준 클럭 신호를 최대로 지연시킬 수 있는 최대 지연 전압에 기초하여, 상기 초기 제어 전압을 발생하는 것을 특징으로 하는 지연 동기루프.
  6. 제5항에 있어서, 상기 제어 전압 초기화부는
    상기 기준 클럭 신호를 1/K(K는2이상의 자연수) 분주하여 기준 클럭 분주 신호를 출력하는 기준 클럭 분주부;
    상기 최소 지연 전압에 응답하는 직렬로 접속된 M(단, M은 자연수)개의 제2딜레이 소자들을 구비하고, 상기 기준 클럭 신호를 수신하여 상기 제2딜레이 소자들 각각으로부터 제1기준 클럭 지연 신호들을 출력하는 제1VCDL 레플리카;
    상기 최대 지연 전압에 응답하는 직렬로 접속된 N(단, N은 자연수)개의 제3 딜레이 소자들을 구비하고, 상기 기준 클럭 신호를 수신하여 상기 제3딜레이 소자들 각각으로부터 제2기준 클럭 지연 신호들을 출력하는 제2VCDL 레플리카;
    상기 기준 클럭 분주 신호, 제1기준 클럭 지연 신호들 및 제2기준 클럭 지연 신호들에 기초하여 초기 전압 디지털 코드를 생성하여 출력하는 코드 생성부; 및
    상기 초기 전압 디지털 코드에 응답하여 상기 초기 제어 전압을 발생하는 초기 제어 전압 발생부를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  7. 제6항에 있어서, 상기 코드 생성부는
    상기 제1기준 클럭 지연 신호들 및 상기 제2기준 클럭 지연 신호들 각각에 응답하여 상기 기준 클럭 분주 신호를 샘플링한 제1디지털 코드 및 제2디지털 코드를 출력하는 래치; 및
    상기 제1디지털 코드 및 상기 제2디지털 코드를 록킹 디지털 코드와 비교하여 초기 전압 디지털 코드를 생성하는 비교부를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  8. 제7항에 있어서,
    상기 록킹 디지털 코드의 상위 L비트는 모두 1이고, 하위 L비트는 모두 0으로 미리 설정되고,
    상기 제2디지털 코드의 하위 L비트는 모두 0으로 미리 설정되는 것을 특징으로 하는 지연 동기 루프 회로.
  9. 제6항에 있어서,
    상기 제2딜레이 소자 및 상기 제3딜레이 소자는 상기 제1딜레이 소자와 실질적인 딜레이 특성이 같은 것을 특징으로 하는 지연 동기 루프 회로.
  10. 제6항에 있어서,
    상기 K는 2이고,
    상기 제1디지털 코드 및 상기 제2디지털 코드는 2L 비트의 서모미터 코드인 것을 특징으로 하는 지연 동기 루프 회로.
  11. 제6항에 있어서, 상기 초기 제어 전압 발생부는
    제1전원 단자 및 제2전원 단자에 직렬로 접속되는 다수의 저항들; 및
    상기 다수의 저항들 사이의 접속점들 중 대응되는 접속점과 초기 제어 전압 단자 사이에 접속되며, 상기 제3디지털 코드에 응답하는 다수의 스위치들을 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  12. 기준 클럭 신호와 출력 클럭 신호의 위상을 비교하여 비교 신호를 출력하는 단계;
    상기 비교 신호에 기초하여 프리 제어 전압을 출력하는 단계;
    상기 기준 클럭 신호, 최소 지연 전압 및 최대 지연 전압에 응답하여 생성된 디지털 코드에 기초하여 초기 제어 전압을 발생하는 단계; 및
    상기 프리 제어 전압 및 초기 제어 전압 중 어느 하나의 제어 전압에 응답하여 상기 기준 클럭 신호를 지연시켜 상기 출력 클럭 신호를 출력하는 단계를 포함하는 지연 동기 루프 회로의 클럭 신호 발생 방법.
  13. 제12항에 있어서, 상기 기준 클럭 신호, 최소 지연 전압 및 최대 지연 전압에 응답하여 생성된 디지털 코드에 기초하여 초기 제어 전압을 발생하는 단계는
    상기 기준 클럭 신호를 1/K 분주하여 기준 클럭 분주 신호를 출력하는 단계;
    상기 기준 클럭 신호를 상기 최소 지연 전압에 응답하여 지연시키고, 위상이 서로 다른 제1기준 클럭 지연 신호들을 출력하는 단계;
    상기 기준 클럭 신호를 상기 최대 지연 전압에 응답하여 지연시키고, 위상이 서로 다른 제2기준 클럭 지연 신호들을 출력하는 단계;
    상기 제1기준 클럭 지연 신호들 및 상기 제2기준 클럭 지연 신호들 각각으로 상기 기준 클럭 분주 신호를 샘플링하여 제1디지털 코드 및 제2디지털 코드를 생성하는 단계;
    상기 제1디지털 코드 및 상기 제2디지털 코드 각각을 록킹 디지털 코드와 비교하여 초기 전압 디지털 코드를 생성하는 단계; 및
    상기 초기 전압 디지털 코드에 기초하여 상기 초기 제어 전압을 발생하는 단계를 포함하는 것을 특징으로 하는 지연 동기 루프 회로의 클럭 신호 발생 방법.
  14. 제13항에 있어서,
    상기 제1디지털 코드 및 상기 제2디지털 코드는 상기 지연 동기 루프 회로의 최소 지연 시간 및 최대 지연 시간에 각각 대응하는 것을 특징으로 하는 지연 동기 루프 회로의 클럭 신호 발생 방법.
  15. 제13항에 있어서,
    상기 록킹 디지털 코드를 설정하는 단계를 더 포함하고,
    상기 록킹 디지털 코드는 상기 출력 클럭 신호가 상기 지연 클럭 신호에 동기되는 동기 지연 시간에 대응하는 것을 특징으로 하는 지연 동기 루프 회로의 클럭 신호 발생 방법.
  16. 제13항에 있어서, 상기 제1디지털 코드 및 상기 제2디지털 코드 각각을 록킹 디지털 코드와 비교하여 초기 전압 디지털 코드를 생성하는 단계는
    상기 제1디지털 코드 및 상기 제2디지털 코드 각각을 상기 록킹 디지털 코드와 배타적 논리합 연산한 결과인 제3디지털 코드 및 제4디지털 코드를 생성하는 단계;
    상기 제4디지털 코드에서 상기 제3디지털 코드를 뺀 결과인 제5디지털 코드를 생성하는 단계; 및
    상기 제5디지털 코드와 상기 록킹 디지털 코드를 더한 결과인 초기 전압 디지털 코드를 생성하는 단계를 포함하는 것을 특징으로 하는 지연 동기 루프 회로의 클럭 신호 발생 방법.
KR1020060072291A 2006-07-31 2006-07-31 지연 동기 루프 회로 및 클럭 신호 발생 방법 KR100818729B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060072291A KR100818729B1 (ko) 2006-07-31 2006-07-31 지연 동기 루프 회로 및 클럭 신호 발생 방법
US11/761,464 US7622971B2 (en) 2006-07-31 2007-06-12 Delay locked loop circuits and methods of generating clock signals

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060072291A KR100818729B1 (ko) 2006-07-31 2006-07-31 지연 동기 루프 회로 및 클럭 신호 발생 방법

Publications (2)

Publication Number Publication Date
KR20080011834A true KR20080011834A (ko) 2008-02-11
KR100818729B1 KR100818729B1 (ko) 2008-04-01

Family

ID=38985536

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060072291A KR100818729B1 (ko) 2006-07-31 2006-07-31 지연 동기 루프 회로 및 클럭 신호 발생 방법

Country Status (2)

Country Link
US (1) US7622971B2 (ko)
KR (1) KR100818729B1 (ko)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010093158A2 (ko) * 2009-02-13 2010-08-19 (주)실리콘웍스 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치
KR101027347B1 (ko) * 2009-12-30 2011-04-11 주식회사 하이닉스반도체 지연고정루프 회로
KR20110114320A (ko) * 2010-04-13 2011-10-19 삼성전자주식회사 지연 고정 루프 회로 및 이를 구비하는 반도체 장치
US8330512B2 (en) 2010-03-29 2012-12-11 SK Hynix Inc. Variable unit delay circuit and clock generation circuit for semiconductor apparatus using the same
KR101438478B1 (ko) * 2011-11-24 2014-09-17 주식회사 실리콘웍스 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치의 데이터 수신방법
CN104753524A (zh) * 2013-12-25 2015-07-01 中国科学院电子学研究所 一种延时锁定环路
KR20160149361A (ko) * 2015-06-17 2016-12-28 한국전자통신연구원 프랙셔널 스퍼 잡음을 감소시키기 위한 위상 고정 루프
KR101866832B1 (ko) * 2016-11-29 2018-06-12 주식회사 티엘아이 넓은 범위의 지연 시간으로 조절되는 지연 회로와 이를 포함하는 동기 루프
KR20210026977A (ko) * 2019-08-30 2021-03-10 서울과학기술대학교 산학협력단 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로 및 방법
KR20210075486A (ko) * 2019-12-13 2021-06-23 삼성전자주식회사 적응형 위상 조절 방식을 이용한 클럭 분배 회로 및 이를 포함하는 전압 컨버터
KR20220018166A (ko) * 2020-08-06 2022-02-15 인천대학교 산학협력단 디지털 주파수 고정 장치

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080174353A1 (en) * 2007-01-18 2008-07-24 John Thomas Badar Path delay adjustment circuitry using programmable driver
KR101327221B1 (ko) * 2012-07-06 2013-11-11 주식회사 실리콘웍스 클럭생성기, 데이터 수신부 및 마스터 클럭신호 복원방법
US10263627B1 (en) * 2017-12-12 2019-04-16 Nxp Usa, Inc. Delay-locked loop having initialization circuit
US10715122B2 (en) 2018-04-30 2020-07-14 Qualcomm Incorporated Voltage-controlled delay generator

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2908398B1 (ja) * 1998-01-14 1999-06-21 日本電気アイシーマイコンシステム株式会社 ディジタルｐｌｌ回路および発振器の遅延素子
JP3696501B2 (ja) * 2000-12-08 2005-09-21 シャープ株式会社 半導体集積回路
KR100784028B1 (ko) 2001-08-13 2007-12-10 주식회사 하이닉스반도체 지연 동기 루프
KR20030062480A (ko) 2002-01-17 2003-07-28 삼성전자주식회사 연속 추정 레지스터에 의해 제어되는 디지털-아날로그변환기를 사용한 지연동기 루프
KR100484250B1 (ko) * 2002-10-30 2005-04-22 주식회사 하이닉스반도체 초기 딜레이를 제어하는 디지털 ｄｌｌ 회로
KR100911894B1 (ko) 2003-04-30 2009-08-11 주식회사 하이닉스반도체 락킹타임을 줄일 수 있는 지연고정루프
KR100569878B1 (ko) * 2004-01-12 2006-04-11 엘지전자 주식회사 넓은 주파수 대역에서 동작이 가능한 위상동기루프 구조
US7664216B2 (en) 2004-08-05 2010-02-16 Micron Technology, Inc. Digital frequency locked delay line
JP4036868B2 (ja) * 2005-03-31 2008-01-23 日本テキサス・インスツルメンツ株式会社 遅延同期ループ回路

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010093158A2 (ko) * 2009-02-13 2010-08-19 (주)실리콘웍스 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치
WO2010093158A3 (ko) * 2009-02-13 2010-10-28 (주)실리콘웍스 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치
US8611484B2 (en) 2009-02-13 2013-12-17 Silicon Works Co., Ltd. Receiver having clock recovery unit based on delay locked loop
KR101027347B1 (ko) * 2009-12-30 2011-04-11 주식회사 하이닉스반도체 지연고정루프 회로
US8330512B2 (en) 2010-03-29 2012-12-11 SK Hynix Inc. Variable unit delay circuit and clock generation circuit for semiconductor apparatus using the same
KR20110114320A (ko) * 2010-04-13 2011-10-19 삼성전자주식회사 지연 고정 루프 회로 및 이를 구비하는 반도체 장치
KR101438478B1 (ko) * 2011-11-24 2014-09-17 주식회사 실리콘웍스 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치의 데이터 수신방법
CN104753524A (zh) * 2013-12-25 2015-07-01 中国科学院电子学研究所 一种延时锁定环路
KR20160149361A (ko) * 2015-06-17 2016-12-28 한국전자통신연구원 프랙셔널 스퍼 잡음을 감소시키기 위한 위상 고정 루프
KR101866832B1 (ko) * 2016-11-29 2018-06-12 주식회사 티엘아이 넓은 범위의 지연 시간으로 조절되는 지연 회로와 이를 포함하는 동기 루프
KR20210026977A (ko) * 2019-08-30 2021-03-10 서울과학기술대학교 산학협력단 지연 잠금 루프의 지연 범위를 제어하는 지연 잠금 회로 및 방법
KR20210075486A (ko) * 2019-12-13 2021-06-23 삼성전자주식회사 적응형 위상 조절 방식을 이용한 클럭 분배 회로 및 이를 포함하는 전압 컨버터
KR20220018166A (ko) * 2020-08-06 2022-02-15 인천대학교 산학협력단 디지털 주파수 고정 장치

Also Published As

Publication number Publication date
US20080024180A1 (en) 2008-01-31
US7622971B2 (en) 2009-11-24
KR100818729B1 (ko) 2008-04-01

Similar Documents

Publication Publication Date Title
KR100818729B1 (ko) 지연 동기 루프 회로 및 클럭 신호 발생 방법
JP2993559B2 (ja) 位相同期回路
KR100640568B1 (ko) 마스터-슬레이브 구조를 갖는 지연동기루프 회로
JP4850473B2 (ja) デジタル位相検出器
KR101379181B1 (ko) 외부 제어가 필요없는, 디지털 위상 잠금을 구비한 클록 추출 장치
US6310498B1 (en) Digital phase selection circuitry and method for reducing jitter
US7135905B2 (en) High speed clock and data recovery system
US7372339B2 (en) Phase lock loop indicator
EP2903163B1 (en) Apparatus and methods for fast charge pump holdover on signal interruption
US7733139B2 (en) Delay locked loop circuit and method for eliminating jitter and offset therein
KR20090033783A (ko) 디지털 코드로 제어하는 디지털 위상 동기 루프 회로 및 그제어 방법
KR20100056156A (ko) 위상 동기 루프 회로, 위상 동기 루프 회로의 동작 방법, 및 위상 동기 루프 회로를 포함하는 반도체 메모리 장치
US20070285178A1 (en) Phase locked loop for the generation of a plurality of output signals
US6009134A (en) Timing restoration circuit for pulse amplitude modulation (PAM)-type communication system
US10014866B2 (en) Clock alignment scheme for data macros of DDR PHY
KR20050018150A (ko) 1 개의 극점을 가지는 클럭 발생기
KR101960184B1 (ko) 신호의 이중 에지의 샘플링을 통해 높은 대역폭을 가지는 위상 고정 루프
KR100192525B1 (ko) 광통신 수신기용 클럭 및 데이타 복구회로
US20070057714A1 (en) Method and device for generating an output signal having a predetermined phase shift with respect to an input signal
KR100756136B1 (ko) 광대역 주파수 동작범위를 갖는 지연고정루프 회로 및 그위상고정방법
KR20090117118A (ko) 지연 고정 루프 회로 및 지연 고정 방법
KR101700745B1 (ko) 클록 주파수 체배기 및 이를 포함하는 클록/데이터 복원 회로
KR100272524B1 (ko) 전하펌프위상동기루프
CN113179099B (zh) 一种锁相环电路和其控制方法、半导体器件及电子设备
WO2009027717A1 (en) Phase detector and phase locked loop

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee