KR20100056156A - 위상 동기 루프 회로, 위상 동기 루프 회로의 동작 방법, 및 위상 동기 루프 회로를 포함하는 반도체 메모리 장치 - Google Patents

위상 동기 루프 회로, 위상 동기 루프 회로의 동작 방법, 및 위상 동기 루프 회로를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

위상 동기 루프 회로는, 지연 보상 회로와 위상 변환 회로를 포함한다. 지연 보상 회로는, 입력 클락 신호의 위상보다 제1 위상만큼 앞선 위상을 가지는 제1 출력 클락 신호의 위상을, 입력 클락 신호의 주기보다 큰 지연 보상 시간에 대응하고 제1 위상보다 큰 제2 위상만큼 지연하여 지연 클락 신호를 발생한다. 위상 변환 회로는, 제2 위상을 제1 위상으로 변환하고, 제1 위상에 응답하여 입력 클락 신호의 위상과 일치하는 위상을 가지는 피드백 클락 신호를 발생한다. 제1 위상은 지연 보상 시간을 입력 클락 신호의 주기로 나누었을 때 몫이 정수인 경우의 나머지 시간에 대응하는 위상이다.

Description

위상 동기 루프 회로, 위상 동기 루프 회로의 동작 방법, 및 위상 동기 루프 회로를 포함하는 반도체 메모리 장치{Phase locked loop circuit, method of operating phase locked loop circuit, and semiconductor memory device including phase locked loop circuit}
본 발명은, 전자 회로에 관한 것으로, 보다 상세하게는, 위상 동기 루프 회로, 위상 동기 루프 회로의 동작 방법, 및 위상 동기 루프 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
위상 동기 루프 회로(phase locked loop circuit)는 입력 클락 신호(input clock signal)의 위상과 피드백 클락 신호(feedback clock signal)의 위상을 비교하여 두 신호의 위상들을 일치시키도록 제어하는 회로이고, 반도체 메모리 장치와 같은 반도체 집적 회로에 사용될 수 있다.
위상 동기 루프 회로는, 위상 검출기(phase detector), 전하 펌프 회로(charge pump circuit), 저역 통과 필터(low pass filter)로 구현되는 루프 필터(loop filter), 및 전압 제어 발진기(voltage controlled oscillator)를 포함할 수 있다.
위상 검출기는 입력 클락 신호와 전압 제어 발진기로부터 출력되는 피드백 클락 신호의 위상 차이(phase difference)를 검출한다. 전하 펌프 회로는, 위상 검출기의 출력 신호에 응답하여, 루프 필터로 전하를 충전(charge)하거나, 루프 필터에 충전된 전하를 방전(discharge)한다. 전압 제어 발진기는, 루프 필터에 충전 또는 방전된 전하에 대응하는 전압에 응답하여, 입력 클락 신호에 동기(synchronization)하는 피드백 클락 신호를 출력한다.
본 발명이 해결하고자 하는 기술적 과제는, 상대적으로 높은 대역폭(bandwidth)을 가지는 위상 동기 루프 회로, 상기 위상 동기 루프 회로의 동작 방법, 및 상기 위상 동기 루프 회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 위상 동기 루프 회로는, 입력 클락 신호의 위상보다 제1 위상만큼 앞선 위상을 가지는 제1 출력 클락 신호의 위상을, 상기 입력 클락 신호의 주기보다 큰 지연 보상 시간에 대응하고 상기 제1 위상보다 큰 제2 위상만큼 지연하여 지연 클락 신호를 발생하는 지연 보상 회로; 및 상기 제2 위상을 제1 위상으로 변환하고, 상기 제1 위상에 응답하여 상기 입력 클락 신호의 위상과 일치하는 위상을 가지는 피드백 클락 신호를 발생하는 위상 변환 회로를 포함할 수 있으며, 상기 제1 위상은 상기 지연 보상 시 간을 상기 입력 클락 신호의 주기로 나누었을 때 몫이 정수인 경우의 나머지 시간에 대응하는 위상일 수 있다.
상기 위상 변환 회로는, 상기 지연 클락 신호와 상기 피드백 클락 신호 사이의 위상 차이를 검출하여 상기 제1 위상에 대응하는 차이 신호를 발생하는 위상 검출기; 및 상기 차이 신호에 응답하여, 상기 제1 출력 클락 신호를 상기 제1 위상만큼 지연하고 상기 입력 클락 신호의 위상과 일치하는 위상을 가지는 피드백 클락 신호를 발생하는 가변 지연 회로를 포함할 수 있다.
상기 위상 동기 루프 회로는, 상기 제1 출력 클락 신호를 포함하는 다중 위상 출력 클락 신호들을 발생하는 전압 제어 발진기를 더 포함할 수 있다. 상기 위상 변환 회로는, 상기 제1 위상에 대응하는 상기 다중 위상 출력 클락 신호들에 응답하여, 상기 입력 클락 신호의 위상과 일치하는 위상을 가지는 피드백 클락 신호를 발생할 수 있으며, 상기 다중 위상 출력 클락 신호들은, 상기 제1 출력 클락 신호와, 상기 제1 출력 클락 신호의 위상을 자연수인 360/N(상기 N은 2 이상의 자연수) 도(degree) 만큼 각각 지연하여 360*1/N 도(degree)의 위상을 가지는 제2 출력 클락 신호 내지 360*(N-1)/N 도(degree)의 위상을 가지는 제N 출력 클락 신호를 포함할 수 있다.
상기 N이 4일 때, 상기 전압 제어 발진기는, 상기 제1 출력 클락 신호와, 상기 제1 출력 클락 신호의 위상보다 90 도(degree) 늦은 위상을 가지는 제2 출력 클락 신호, 상기 제1 출력 클락 신호의 위상보다 180 도(degree) 늦은 위상을 가지는 제3 출력 클락 신호, 및 상기 제1 출력 클락 신호의 위상보다 270 도(degree) 늦은 위상을 가지는 제4 출력 클락 신호를 발생할 수 있다.
상기 위상 변환 회로는, 상기 지연 클락 신호와 상기 피드백 클락 신호 사이의 위상 차이를 검출하여 상기 제1 위상에 대응하는 차이 신호를 발생하는 위상 검출기; 상기 차이 신호에 응답하여, 디지털 제어 신호를 발생하는 제어 신호 발생 회로; 상기 디지털 제어 신호에 응답하여, 상기 제1 내지 제4 출력 클락 신호들 중 하나를 선택하는 제1 선택 회로; 상기 디지털 제어 신호에 응답하여, 상기 제1 선택 회로에 의해 선택된 출력 클락 신호의 위상보다 크고 인접한 위상을 가지는 상기 제1 내지 제4 출력 클락 신호들 중 하나를 선택하는 제2 선택 회로; 상기 디지털 제어 신호에 응답하여, 상기 제1 선택 회로에 의해 선택된 출력 클락 신호의 위상을 조절하여 출력하는 제1 위상 보간기; 및 상기 디지털 제어 신호에 응답하여, 상기 제2 선택 회로에 의해 선택된 출력 클락 신호의 위상을 조절하여 출력하는 제2 위상 보간기를 포함할 수 있으며, 상기 제1 위상 보간기의 출력 신호와 상기 제2 위상 보간기의 출력 신호를 가산한 신호는 상기 피드백 클락 신호일 수 있고, 상기 제1 선택 회로, 상기 제2 선택 회로, 상기 제1 위상 보간기, 및 상기 제2 위상 보간기를 포함하는 회로는 위상 회전기(phase rotator)일 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 위상 동기 루프 회로의 동작 방법은, (a) 입력 클락 신호의 위상보다 제1 위상만큼 앞선 위상을 가지는 제1 출력 클락 신호를 발생하는 단계; (b) 상기 제1 출력 클락 신호의 위상을, 상기 입력 클락 신호의 주기보다 큰 지연 보상 시간에 대응하고 상기 제1 위상보다 큰 제2 위상만큼 지연하여 지연 클락 신호를 발생하는 단계; 및 (c) 상기 제2 위상을 상기 제1 위상으로 변환하고, 상기 제1 위상을 이용하여 상기 입력 클락 신호의 위상과 일치하는 위상을 가지는 피드백 클락 신호를 발생하는 단계를 포함할 수 있으며, 상기 제1 위상은 상기 지연 보상 시간을 상기 입력 클락 신호의 주기로 나누었을 때 몫이 정수인 경우의 나머지 시간에 대응하는 위상일 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 반도체 메모리 장치는, 입력 클락 신호의 위상보다 제1 위상만큼 앞선 위상을 가지는 제1 출력 클락 신호를 발생하는 위상 동기 루프 회로; 및 상기 제1 출력 클락 신호에 응답하여, 상기 반도체 메모리 장치에 포함된 메모리 셀 어레이로부터 출력되는 내부 출력 데이터를 출력 데이터로서 출력하는 데이터 출력 버퍼를 포함할 수 있으며, 상기 위상 동기 루프 회로는, 상기 제1 출력 클락 신호의 위상을, 상기 입력 클락 신호의 주기보다 큰 지연 보상 시간에 대응하고 상기 제1 위상보다 큰 제2 위상만큼 지연하여 지연 클락 신호를 발생하는 지연 보상 회로; 및 상기 제2 위상을 제1 위상으로 변환하고, 상기 제1 위상에 응답하여 상기 입력 클락 신호의 위상과 일치하는 위상을 가지는 피드백 클락 신호를 발생하는 위상 변환 회로를 포함할 수 있으며, 상기 제1 위상은 상기 지연 보상 시간을 상기 입력 클락 신호의 주기로 나누었을 때 몫이 정수인 경우의 나머지 시간에 대응하는 위상일 수 있다.
본 발명에 따른 위상 동기 루프 회로 및 위상 동기 루프 회로의 동작 방법은, 지연 보상 시간에 대응하는 위상을, 지연 보상 시간의 위상과 등가(equivalent)이고(대응하고) 지연 보상 시간의 위상보다 작은 위상으로 변환하여 동기 동작(lock operation)을 수행할 수 있다. 따라서 위상 동기 루프 회로의 피드백 지연 시간이 감소될 수 있다.
위상 동기 루프 회로의 피드백 지연 시간이 감소하므로, 본 발명에 따른 위상 동기 루프 회로의 대역폭은 증가한다. 위상 동기 루프 회로의 대역폭이 증가하므로, 본 발명에 따른 위상 동기 루프 회로의 안정도(stability)가 향상될 수 있다. 또한, 위상 동기 루프 회로의 대역폭이 증가하므로, 지연 보상 회로 또는 전압 제어 발진기에 전원 잡음(power noise)이 발생하더라도 본 발명에 따른 위상 동기 루프 회로의 출력 지터(output jitter)가 감소될 수 있다. 또한, 위상 동기 루프 회로의 대역폭이 증가하므로, 위상 동기 루프 회로에 포함된 루프 필터 회로의 커패시터(capacitor)의 크기(size)가 감소될 수 있다. 따라서 본 발명에 따른 위상 동기 루프 회로의 배치 면적(layout area)이 감소될 수 있다.
본 발명에 따른 반도체 메모리 장치는 감소된 출력 지터 및 회로 면적을 가지는 상기 위상 동기 루프 회로를 포함하므로, 데이터를 입력 클락 신호의 위상에 동기시켜 출력할 수 있고, 감소된 회로 면적(칩 면적(chip area))을 가질 수 있다.
본 발명 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는, 본 발명의 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용이 참조되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 설명하는 것에 의해, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조 부호는 동일한 구성 요소 를 나타낸다.
도 1은 본 발명의 실시예에 따른 위상 동기 루프 회로(10)를 나타내는 블락 다이어그램이다. 도 1을 참조하면, 위상 동기 루프 회로(10)는, 위상 검출기(20), 전하 펌프 회로(30), 루프 필터(40), 전압 제어 발진기(50), 지연 보상 회로(delay compensation circuit)(60), 및 위상 변환 회로(phase conversion circuit)(70)를 포함한다. 위상 동기 루프 회로(10)는 입력 클락 신호(ICLK)의 위상과 일치하는 위상을 가지는 피드백 클락 신호(FCLK)를 발생한다.
위상 검출기(20)는 입력 클락 신호(ICLK)와 피드백 클락 신호(FCLK)의 위상 차이를 검출하고, 업 신호(up signal)(UP) 또는 다운 신호(down signal)(DN)를 출력한다. 업 신호(UP)는 입력 클락 신호(ICLK)의 위상이 피드백 클락 신호(FCLK)의 위상보다 앞설(lead) 때 발생하는 신호이고, 다운 신호(DN)는 입력 클락 신호(ICLK)의 위상이 피드백 클락 신호(FCLK)의 위상보다 늦을(lag) 때 발생하는 신호이다. 위상 검출기(20)는 배타적 논리합 게이트(XOR)로 구현될 수 있거나 또는 플립-플롭(flip-flop)으로 구현될 수 있다.
전하 펌프 회로(30)는, 업 신호(UP)에 응답하여, 제어 신호(VC)의 전압 레벨(level)을 상승시킨다. 전하 펌프 회로(30)는, 다운 신호(DN)에 응답하여, 제어 신호(VC)의 전압 레벨을 하강시킨다.
루프 필터(40)는 제어 신호(VC)를 로우 패스 필터링(low pass filtering)하여 직류(DC) 전압인 제어 신호(FVC)를 발생한다.
전압 제어 발진기(50)는, 제어 신호(FVC)에 응답하여, 출력 클락 신호(OCLK) 의 주파수를 조절한다. 전압 제어 발진기(50)는 인버터(inverter)를 포함하는 링 오실레이터(ring oscillator)로 구현될 수 있다.
출력 클락 신호(OCLK)는 입력 클락 신호(ICLK)의 위상보다 지연 보상 회로(60)에서의 지연 보상 시간에 대응하는 제2 위상과 등가인 제1 위상만큼 앞선 위상을 가진다. 상기 제1 위상은 상기 지연 보상 시간을 입력 클락 신호(ICLK)(또는 피드백 클락 신호(FCLK))의 주기(period)로 나누었을 때 몫((quotient)이 정수(integer)인 경우의 나머지(remainder) 시간에 대응하는 위상이고, 상기 제2 위상보다 상대적으로 작다. 상기 제1 위상은, 상기 지연 보상 시간에서 입력 클락 신호(ICLK)(또는 피드백 클락 신호(FCLK))의 주기를 정수배한 시간을 뺀 시간으로서 입력 클락 신호(ICLK)(또는 피드백 클락 신호(FCLK))의 주기보다 작은 시간에 대응할 수도 있다.
상기 지연 보상 시간은 입력 클락 신호(ICLK)의 주기보다 상대적으로 큰 시간이다. 예를 들어, 상기 지연 보상 시간은 DDR(double data rate) SDRAM(synchronous dynamic random access memory) 또는 GDDR(graphic double data rate) SDRAM과 같은 반도체 메모리 장치에서의 데이터 출력 시간(tSAC)일 수 있다. 데이터 출력 시간(tSAC)은 반도체 메모리 장치에 포함된 데이터 출력 버퍼(data output buffer)에 출력 클락 신호(OCLK)가 입력된 후 데이터 출력 버퍼에서 데이터가 출력될 때까지 소비되는 시간이다. DDR SDRAM 또는 GDDR SDRAM에 있어서, 입력 클락 신호(ICK)의 주기가 1(ns)인 경우, 지연 보상 시간(tSAC)은 3(ns)에서 5(ns)사이의 시간일 수 있다.
지연 보상 회로(60)는, 출력 클락 신호(OCLK)의 위상을, 상기 제2 위상만큼 지연하여 지연 클락 신호(DCLK)를 발생한다. 지연 보상 회로(60)가 반도체 메모리 장치에 적용되는 경우, 지연 보상 회로(60)는 반도체 메모리 장치에 포함된 데이터 출력 버퍼에서의 지연 시간(tSAC)을 보상하는 복제 회로(replica circuit)일 수 있다.
위상 변환 회로(70)는 지연 동기 루프 회로(delay locked loop circuit)와 유사한 기능을 수행하고 지연 보상 회로의 기능을 수행할 수 있다. 위상 변환 회로(70)는 작은 피드백 지연 시간을 가지므로, 위상 변환 회로(70)는 지연 보상 회로(60)에서 발생할 수 있는 온도의 변화에 따른 지연 보상 회로(60)에서의 지연 보상 시간의 변화를 보상할 수 있는 상대적으로 큰 대역폭을 가진다.
위상 변환 회로(70)는, 상기 제2 위상을 가지는 지연 보상 시간을, 상기 제2 위상에 대응하고 상기 지연 보상 시간을 입력 클락 신호(ICLK)(또는 피드백 클락 신호(FCLK))의 주기로 나누었을 때 몫이 정수인 경우의 나머지 시간에 대응하는 제1 위상으로 변환한다. 상기 제1 위상은 지연 클락 신호(DCLK)와 피드백 클락 신호(FCLK)의 위상 차이에 대응한다. 위상 변환 회로(70)는, 상기 제1 위상을 이용하여, 입력 클락 신호(ICLK)의 위상과 일치하는 위상을 가지는 피드백 클락 신호(FCLK)를 발생한다.
위상 변환 회로(70)는, 상기 지연 보상 시간에 해당하는 제2 위상(예를 들어, 1080도= 360도*3)을, 상기 제2 위상과 등가인 제1 위상으로 변환시킬 수 있다. 상기 제1 위상은 입력 클락 신호(ICLK)의 주기에 해당하는 위상인 360도 미만의 위 상이다.
예를 들어, 입력 클락 신호(ICLK)의 주기가 1(ns)이고 지연 보상 시간이 3.3(ns)인 경우, 위상 변환 회로(70)에서의 출력 클락 신호(OCLK)의 지연 시간은 0.3(ns)이다. 즉, 위상 변환 회로(70)는 0.3(ns)에 해당하는 위상만큼 출력 클락 신호(OCLK)의 위상을 지연하여 입력 클락 신호(ICLK)의 위상과 일치하는 위상을 가지는 피드백 클락 신호(FCLK)를 발생시킬 수 있다.
따라서 본 발명에 따른 위상 동기 루프 회로(10)는, 지연 보상 시간에 대응하는 제2 위상을, 지연 보상 시간의 위상과 등가이고(대응하고) 지연 보상 시간의 위상보다 작은 위상으로 변환하여 동기 동작을 수행할 수 있다. 따라서 위상 동기 루프 회로(10)의 피드백 지연 시간(즉, 위상 변환 회로(70)에서의 지연 시간)이 감소될 수 있다.
위상 동기 루프 회로(10)의 피드백 지연 시간이 감소하므로, 본 발명에 따른 위상 동기 루프 회로(10)의 대역폭은 증가한다. 위상 동기 루프 회로(10)의 대역폭이 증가하므로, 본 발명에 따른 위상 동기 루프 회로(10)의 안정도가 향상될 수 있다. 또한, 위상 동기 루프 회로(10)의 대역폭이 증가하므로, 지연 보상 회로(60) 또는 전압 제어 발진기(50)에 전원 잡음이 발생하더라도 본 발명에 따른 위상 동기 루프 회로(10)의 출력 지터가 감소될 수 있다. 또한, 위상 동기 루프 회로(10)의 대역폭이 증가하므로, 위상 동기 루프 회로(10)에 포함된 루프 필터 회로(40)의 커패시터의 크기가 감소될 수 있다. 따라서 본 발명에 따른 위상 동기 루프 회로의 배치 면적이 감소될 수 있다.
또한, 위상 동기 루프 회로(10)는 피드백 지연 시간을 가지므로, 위상 동기 루프 회로(10)는 입력 클락 신호(ICLK)의 지터를 필터링하는 기능을 수행할 수 있다.
도 2는 도 1에 도시된 위상 변환 회로(70)의 실시예를 나타내는 블락 다이어그램이다. 도 2를 참조하면, 위상 변환 회로(70)는, 위상 검출기(71) 및 가변 지연 회로(variable delay circuit)(72)를 포함한다.
위상 검출기(71)는, 지연 클락 신호(DCLK)와 피드백 클락 신호(FCLK) 사이의 위상 차이를 검출하여 상기 제1 위상에 대응하는 차이(difference) 신호(DIF)를 발생한다.
가변 지연 회로(72)는, 차이 신호(DIF)에 응답하여, 출력 클락 신호(OCLK)를 상기 제1 위상만큼 지연하고 입력 클락 신호(ICLK)의 위상과 일치하는 위상을 가지는 피드백 클락 신호(FCLK)를 발생한다. 가변 지연 회로(72)는 전압 제어 지연 라인(VCDL)(voltage controled delay line)으로도 언급될 수 있다.
위상 변환 회로(70)의 다른 실시예에 있어서, 위상 검출기(71)와 가변 지연 회로(72) 사이에 전하 펌프 회로 및 저역 통과 필터가 배치될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 위상 동기 루프 회로(100)를 나타내는 블락 다이어그램이다. 도 3을 참조하면, 위상 동기 루프 회로(100)는, 위상 검출기(110), 전하 펌프 회로(120), 루프 필터(130), 전압 제어 발진기(140), 지연 보상 회로(150), 및 위상 변환 회로(160)를 포함한다. 위상 동기 루프 회로(100)는 입력 클락 신호(ICLK)의 위상과 일치하는 위상을 가지는 피드백 클락 신호(FCLK)를 발생한다.
위상 검출기(110), 전하 펌프 회로(120), 및 루프 필터(130)의 구성 및 동작은, 도 1에 도시된 위상 검출기(20), 전하 펌프 회로(30), 및 루프 필터(40)의 구성 및 동작과 유사하므로, 위상 검출기(110), 전하 펌프 회로(120), 및 루프 필터(130)의 구성 및 동작에 대한 설명은 본 명세서에서 생략된다.
전압 제어 발진기(140)는, 제어 신호(FVC)에 응답하여, N개의 제1 내지 제N 출력 클락 신호들(OCLK1 ~ OCLKN)의 주파수를 조절한다. 전압 제어 발진기(140)는 인버터를 포함하는 링 오실레이터로 구현될 수 있다.
전압 제어 발진기(140)는, 제1 출력 클락 신호(OCLK1)와, 제1 출력 클락 신호(OCLK1)의 위상을 360/N 도(degree) 만큼 각각 지연하여 360*1/N 도(degree)의 위상을 가지는 제2 출력 클락 신호(OCLK2) 내지(through) 360*(N-1)/N 도(degree)의 위상을 가지는 제N 출력 클락 신호(OCLKN)를 발생한다.
출력 클락 신호들(OCLK1~ 0CLKN)은 다중 위상 클락 신호들(multi-phase clock signals)이며, 서로 다른 위상을 가지고 동일한 위상 차이 및 동일한 주파수를 가진다. 상기 N은 2 이상의 자연수이고 360/N이 자연수가 되도록 하는 수이다.
제1 출력 클락 신호(OCLK1)는, 도 1의 출력 클락 신호(OCLK)에 해당하고, 입력 클락 신호(ICLK)의 위상보다 지연 보상 회로(150)에서의 지연 보상 시간에 대응하는 제2 위상과 등가인 제1 위상만큼 앞선 위상을 가진다. 상기 제1 위상은 상기 지연 보상 시간을 입력 클락 신호(ICLK)(또는 피드백 클락 신호(FCLK))의 주기로 나누었을 때 몫이 정수인 경우의 나머지 시간에 대응하는 위상이고, 상기 제2 위상 보다 상대적으로 작다. 상기 제1 위상은, 상기 지연 보상 시간에서 입력 클락 신호(ICLK)(또는 피드백 클락 신호(FCLK))의 주기를 정수배한 시간을 뺀 시간으로서 입력 클락 신호(ICLK)(또는 피드백 클락 신호(FCLK))의 주기보다 작은 시간에 대응할 수도 있다.
상기 지연 보상 시간은 입력 클락 신호(ICLK)의 주기보다 상대적으로 큰 시간이다. 예를 들어, 상기 지연 보상 시간은 DDR SDRAM 또는 GDDR SDRAM과 같은 반도체 메모리 장치에서의 데이터 출력 시간(tSAC)일 수 있다. 데이터 출력 시간(tSAC)은 반도체 메모리 장치에 포함된 데이터 출력 버퍼에 제1 출력 클락 신호(OCLK1)가 입력된 후 데이터 출력 버퍼에서 데이터가 출력될 때까지 소비되는 시간이다. DDR SDRAM 또는 GDDR SDRAM에 있어서, 입력 클락 신호(ICK)의 주기가 1(ns)인 경우, 지연 보상 시간(tSAC)은 3(ns)에서 5(ns)사이의 시간일 수 있다.
상기 N이 4인 경우에 있어서, 제1 출력 클락 신호(OCLK1)의 위상이 0도(또는 360도)일 때, 제2 출력 클락 신호(OCLK2)의 위상은 90도이고, 제3 출력 클락 신호(OCLK3)의 위상은 180도이고, 제4 출력 클락 신호(OCLK4)의 위상은 270도일 수 있다.
지연 보상 회로(150)는, 제1 출력 클락 신호(OCLK1)의 위상을, 상기 제2 위상만큼 지연하여 지연 클락 신호(DCLK)를 발생한다. 지연 보상 회로(150)가 반도체 메모리 장치에 적용되는 경우, 지연 보상 회로(150)는 반도체 메모리 장치에 포함된 데이터 출력 버퍼에서의 지연 시간(tSAC)을 보상하는 복제 회로일 수 있다.
위상 변환 회로(160)는 디지털 지연 동기 루프 회로(digital delay locked loop circuit)와 유사한 기능을 수행하고 지연 보상 회로의 기능을 수행할 수 있다. 위상 변환 회로(160)는 작은 피드백 지연 시간을 가지므로, 위상 변환 회로(160)는 지연 보상 회로(150)에서 발생할 수 있는 온도의 변화에 따른 지연 보상 회로(150)에서의 지연 보상 시간의 변화를 보상할 수 있는 상대적으로 큰 대역폭을 가진다.
위상 변환 회로(160)는, 상기 제2 위상을 가지는 지연 보상 시간을, 상기 제2 위상에 대응하고 상기 지연 보상 시간을 입력 클락 신호(ICLK)(또는 피드백 클락 신호(FCLK))의 주기로 나누었을 때 몫이 정수인 경우의 나머지 시간에 대응하는 제1 위상으로 변환한다. 상기 제1 위상은 지연 클락 신호(DCLK)와 피드백 클락 신호(FCLK)의 위상 차이에 대응한다.
또한, 위상 변환 회로(160)는, 제1 내지 제N 출력 클락 신호들(OCLK1~OCLKN) 중 적어도 두 개의 신호들의 위상을 이용하여, 입력 클락 신호(ICLK)의 위상과 일치하는 위상을 가지는 피드백 클락 신호(FCLK)를 발생한다. 제1 내지 제N 출력 클락 신호들(OCLK1~OCLKN) 중 적어도 두 개의 신호들의 위상들은 상기 제1 위상에 대응한다.
즉, 위상 변환 회로(160)는, 상기 지연 보상 시간에 해당하는 제2 위상(예를 들어, 1080도)을, 상기 제2 위상과 등가인 제1 위상으로 변환시킬 수 있다. 상기 제1 위상은 입력 클락 신호(ICLK)의 주기에 해당하는 위상인 360도 미만의 위상이다.
예를 들어, 입력 클락 신호(ICLK)의 주기가 1(ns)이고 지연 보상 시간이 3.3(ns)인 경우, 위상 변환 회로(160)에서의 제1 출력 클락 신호(OCLK1)의 지연 시간은 0.3(ns)이다. 즉, 위상 변환 회로(160)는 0.3(ns)에 해당하는 위상만큼 제1 출력 클락 신호(OCLK1)의 위상을 지연하여 입력 클락 신호(ICLK)의 위상과 일치하는 위상을 가지는 피드백 클락 신호(FCLK)를 발생시킬 수 있다.
따라서 본 발명에 따른 위상 동기 루프 회로(100)는, 지연 보상 시간에 대응하는 제2 위상을, 지연 보상 시간의 위상과 대응하고, 지연 보상 시간의 위상보다 작은 위상으로 변환하여 동기 동작을 수행할 수 있다. 따라서 위상 동기 루프 회로(100)의 피드백 지연 시간(즉, 위상 변환 회로(160)에서의 지연 시간)이 감소될 수 있다.
위상 동기 루프 회로(100)의 피드백 지연 시간이 감소하므로, 본 발명에 따른 위상 동기 루프 회로(100)의 대역폭은 증가한다. 위상 동기 루프 회로(100)의 대역폭이 증가하므로, 본 발명에 따른 위상 동기 루프 회로(100)의 안정도가 향상될 수 있다. 또한, 위상 동기 루프 회로(100)의 대역폭이 증가하므로, 지연 보상 회로(150) 또는 전압 제어 발진기(140)에 전원 잡음이 발생하더라도 본 발명에 따른 위상 동기 루프 회로(100)의 출력 지터가 감소될 수 있다. 또한, 위상 동기 루프 회로(100)의 대역폭이 증가하므로, 위상 동기 루프 회로(100)에 포함된 루프 필터 회로(130)의 커패시터의 크기가 감소될 수 있다. 따라서 본 발명에 따른 위상 동기 루프 회로의 배치 면적이 감소될 수 있다.
또한, 위상 동기 루프 회로(100)는 피드백 지연 시간을 가지므로, 위상 동기 루프 회로(100)는 입력 클락 신호(ICLK)의 지터를 필터링하는 기능을 수행할 수 있 다.
도 4는 본 발명의 다른 실시예에 따른 위상 동기 루프 회로(200)를 나타내는 블락 다이어그램이다. 도 4를 참조하면, 위상 동기 루프 회로(200)는, 제1 위상 검출기(210), 전하 펌프 회로(220), 루프 필터(230), 전압 제어 발진기(240), 지연 보상 회로(250), 및 위상 변환 회로(300)를 포함한다.
제1 위상 검출기(210), 전하 펌프 회로(220), 및 루프 필터(230)의 기능은 도 1에 도시된 위상 검출기(20), 전하 펌프 회로(30), 및 루프 필터(40)의 기능과 유사하므로, 중복된 설명을 피하기 위하여, 제1 위상 검출기(210), 전하 펌프 회로(220), 및 루프 필터(230)의 기능에 대한 설명은 본 명세서에서 생략된다.
전압 제어 발진기(240)는, 제어 신호(FVC)에 응답하여, 4개의 제1 내지 제4 출력 클락 신호들(OCLK1 ~ OCLK4)의 주파수를 조절한다. 출력 클락 신호들(OCLK1 ~ OCLK4)은 도 3에 도시된 전압 제어 발진기(140)에서 발생되는 4개의 출력 클락 신호들에 대응하고, 도 3의 전압 제어 발진기(140)에서 언급한 N이 4인 경우에 대응한다.
즉, 전압 제어 발진기(240)는, 0도(또는 360도)의 위상을 가지는 제1 출력 클락 신호(OCLK1)와, 제1 출력 클락 신호(OCLK1)의 위상보다 360*1/4 도(degree)(90도) 늦은 위상을 가지는 제2 출력 클락 신호(OCLK2), 제1 출력 클락 신호(OCLK1)의 위상보다 360*2/4 도(degree)(180도) 늦은 위상을 가지는 제3 출력 클락 신호(OCLK3), 및 제1 출력 클락 신호(OCLK1)의 위상보다 360*3/4 도(degree)(270도) 늦은 위상을 가지는 제4 출력 클락 신호(OCLK4)를 발생한다.
제1 출력 클락 신호(OCLK1)는, 도 1의 출력 클락 신호(OCLK)에 해당하고, 입력 클락 신호(ICLK)의 위상보다 지연 보상 회로(250)에서의 지연 보상 시간에 대응하는 제2 위상과 등가인 제1 위상만큼 앞선 위상을 가진다. 상기 제1 위상은 상기 지연 보상 시간을 입력 클락 신호(ICLK)(또는 피드백 클락 신호(FCLK))의 주기로 나누었을 때 몫이 정수인 경우의 나머지 시간에 대응하는 위상이고, 상기 제2 위상보다 상대적으로 작다. 상기 제1 위상은, 상기 지연 보상 시간에서 입력 클락 신호(ICLK)(또는 피드백 클락 신호(FCLK))의 주기를 정수배한 시간을 뺀 시간으로서 입력 클락 신호(ICLK)(또는 피드백 클락 신호(FCLK))의 주기보다 작은 시간에 대응할 수도 있다.
상기 지연 보상 시간은 입력 클락 신호(ICLK)의 주기보다 상대적으로 큰 시간이다. 예를 들어, 상기 지연 보상 시간은 DDR 또는 GDDR SDRAM과 같은 반도체 메모리 장치에서의 데이터 출력 시간(tSAC)일 수 있다. 데이터 출력 시간(tSAC)은 반도체 메모리 장치에 포함된 데이터 출력 버퍼에 제1 출력 클락 신호(OCLK1)가 입력된 후 데이터 출력 버퍼에서 데이터가 출력될 때까지 소비되는 시간이다. DDR SDRAM 또는 GDDR SDRAM에 있어서, 입력 클락 신호(ICK)의 주기가 1(ns)인 경우, 지연 보상 시간(tSAC)은 3(ns)에서 5(ns)사이의 시간일 수 있다.
지연 보상 회로(250)는, 제1 출력 클락 신호(OCLK1)의 위상을, 상기 지연 보상 시간에 대응하는 제2 위상만큼 지연하여 지연 클락 신호(DCLK)를 발생한다. 지연 보상 회로(250)가 반도체 메모리 장치에 적용되는 경우, 지연 보상 회로(250)는 반도체 메모리 장치에 포함된 데이터 출력 버퍼에서의 지연 시간을 보상하는 복제 회로일 수 있다.
위상 변환 회로(300)는 디지털 지연 동기 루프 회로와 유사한 기능을 수행하고 지연 보상 회로의 기능을 수행할 수 있다. 위상 변환 회로(300)는 작은 피드백 지연 시간을 가지므로, 위상 변환 회로(300)는 지연 보상 회로(250)에서 발생할 수 있는 온도의 변화에 따른 지연 보상 회로(250)에서의 지연 시간의 변화를 보상할 수 있는 상대적으로 큰 대역폭을 가진다.
위상 변환 회로(300)는, 상기 제2 위상을 가지는 지연 보상 시간을, 상기 제2 위상에 대응하고 상기 지연 보상 시간을 입력 클락 신호(ICLK)(또는 피드백 클락 신호(FCLK))의 주기로 나누었을 때 몫이 정수인 경우의 나머지 시간에 대응하는 제1 위상으로 변환한다. 상기 제1 위상은 지연 클락 신호(DCLK)와 피드백 클락 신호(FCLK)의 위상 차이에 대응한다.
또한, 위상 변환 회로(300)는, 제1 내지 제4 출력 클락 신호들(OCLK1~OCLK4) 중 두 개의 신호들의 위상에 응답하여, 입력 클락 신호(ICLK)의 위상과 일치하는 위상을 가지는 피드백 클락 신호(FCLK)를 발생한다. 제1 내지 제4 출력 클락 신호들(OCLK1~OCLK4) 중 두 개의 신호들의 위상들은 상기 제1 위상에 대응한다.
즉, 위상 변환 회로(300)는, 상기 지연 보상 시간에 해당하는 제2 위상(예를 들어, 1080도)을, 상기 지연 보상 시간의 위상과 등가인 제1 위상으로 변환시킬 수 있다. 상기 제1 위상은 입력 클락 신호(ICLK)의 주기에 해당하는 위상인 360도 미만의 위상이다.
위상 변환 회로(300)는, 제2 위상 검출기(310), 제어 신호 발생 회로(320), 제1 선택 회로(SEL1)(330), 제2 선택 회로(SEL2)(340), 제1 위상 보간기(phase interpolator)(PI1)(350), 및 제2 위상 보간기(PI2)(360)를 포함한다.
제1 선택 회로(SEL1)(330), 제2 선택 회로(SEL2)(340), 제1 위상 보간기(PI1)(350), 및 제2 위상 보간기(PI2)(360)를 포함하는 회로는 위상 회전기(phase rotator)의 기능을 수행한다.
제2 위상 검출기(310)는 지연 클락 신호(DCLK)와 피드백 클락 신호(FCLK) 사이의 위상 차이를 검출하여 상기 제1 위상에 대응하는 차이 신호(DIF)를 발생한다.
제어 신호 발생 회로(320)는, 차이 신호(DIF)에 응답하여, 디지털 제어 신호(디지털 코드(digital code))(CNT)를 발생한다. 디지털 제어 신호(CNT)는 다수의 비트들(bits)로 구성될 수 있다. 예를 들어, 디지털 제어 신호(CNT)의 상위 비트들(upper bits)은 제1 및 제2 선택 회로들(330, 340)을 제어할 수 있고, 디지털 제어 신호(CNT)의 하위 비트들(lower bits)은 제1 및 제2 위상 보간기들(350, 360)을 제어할 수 있다. 제어 신호 발생 회로(320)는 카운터(counter)를 포함할 수 있다.
제1 선택 회로(330)는, 디지털 제어 신호(CNT)에 응답하여, 제1 내지 제4 출력 클락 신호들(OCLK1~OCLK4) 중 하나를 선택한다. 제1 선택 회로(330)는 4:1 멀티플렉서(multiplexer)로 구현될 수 있다.
제2 선택 회로(340)는, 디지털 제어 신호(CNT)에 응답하여, 제1 선택 회로(330)에 의해 선택된 출력 클락 신호의 위상보다 크고 인접한 위상을 가지는 제1 내지 제4 출력 클락 신호들(OCLK1~OCLK4) 중 하나를 선택한다. 예를 들어, 제1 선택 회로(330)에 의해 선택된 출력 클락 신호가 제1 출력 클락 신호(OCLK1)인 경우, 제2 선택 회로(340)에 의해 선택된 출력 클락 신호는 제2 출력 클락 신호(OCLK2)일 수 있다. 제1 선택 회로(330)에 의해 선택된 출력 클락 신호가 제4 출력 클락 신호(OCLK4)일 때, 제2 선택 회로(340)에 의해 선택된 출력 클락 신호는 위상이 0 도(또는 360 도)인 제1 출력 클락 신호(OCLK1)일 수 있다. 제2 선택 회로(340)의 동작은 제1 선택 회로(330)의 동작과 동시에 수행된다. 제2 선택 회로(340)는 4:1 멀티플렉서로 구현될 수 있다.
제1 위상 보간기(350)는, 디지털 제어 신호(CNT)에 응답하여, 제1 선택 회로(330)에 의해 선택된 출력 클락 신호의 위상을 미세하게(finely) 조절하여 출력한다. 제2 위상 보간기(360)는, 디지털 제어 신호(CNT)에 응답하여, 제2 선택 회로(340)에 의해 선택된 출력 클락 신호의 위상을 미세하게 조절하여 출력한다. 제1 위상 보간기(350)의 출력 신호와 제2 위상 보간기(360)의 출력 신호를 가산(addition)한 신호는 피드백 클락 신호(FCLK)이다. 제2 위상 보간기(360)의 동작은 제1 위상 보간기(350)의 동작과 동시에 수행된다.
예를 들어, 지연 보상 시간이 5(ns)일 때, 제1 및 제2 선택 회로들(330, 340)과 제1 및 제2 위상 보간기들(350, 360)에서 소비되는 지연 시간은 5(ns)보다 상대적으로 작은 500(ps)일 수 있다. 따라서 위상 동기 루프 회로(200)는 상대적으로 짧은 피드백 지연 시간을 가진다.
입력 클락 신호(ICLK)의 주기가 1(ns)이고 지연 보상 시간이 상기 제2 위상에 대응하는 3.3(ns)일 때의 위상 변환 회로(300)의 동작을 설명하면 다음과 같다.
제2 위상 검출기(310)는 1(ns)에 대응하는 피드백 클락 신호(FCLK)의 위상과 3.3(ns)에 대응하는 지연 클락 신호(DCLK)의 위상 사이의 위상 차이인 0.3(ns)에 대응하는 제1 위상((0.3/1)*360 도(degree)≒120 도)을 지시(indication)하는 차이 신호(DIF)를 발생한다.
제어 신호 발생 회로(320)는 상기 차이 신호(DIF)에 대응하는 디지털 제어 신호(CNT)를 발생한다. 제1 선택 회로(330)는 상기 디지털 제어 신호(CNT)에 응답하여 위상이 90 도인 제2 출력 클락 신호(OCLK2)를 선택하여 출력하고, 제2 선택 회로(340)는 상기 디지털 제어 신호(CNT)에 응답하여 제2 출력 클락 신호(OCLK2)의 위상인 90도 보다 크고 인접한 180 도인 제3 출력 클락 신호(OCLK3)를 선택하여 출력한다. 제2 및 제3 출력 클락 신호들(OCLK2, OCLK3)은 상기 120 도에 대응하는 신호이다.
제1 위상 보간기(350)는, 상기 디지털 제어 신호(CNT)에 응답하여, 90도인 제2 출력 클락 신호(OCLK2)의 위상을 120도를 향하도록 조절하여 출력한다. 제2 위상 보간기(360)는, 상기 디지털 제어 신호(CNT)에 응답하여, 180도인 제3 출력 클락 신호(OCLK3)의 위상을 120도를 향하도록 조절하여 출력한다. 제1 위상 보간기(350)의 출력 신호와 제2 위상 보간기(360)의 출력 신호를 가산한 신호는 제1 출력 클락 신호(OCLK1)의 위상보다 120도 늦은 위상을 가지는 피드백 클락 신호(FCLK)가 된다. 그 결과, 피드백 클락 신호(FCLK)의 위상은 입력 클락 신호(ICLK)의 위상과 일치하고 피드백 클락 신호(FCLK)는 지연 보상 회로(250)의 지연 보상 시간을 반영(reflection)한다.
따라서 본 발명에 따른 위상 동기 루프 회로(200)는, 지연 보상 시간에 대응 하는 위상을, 지연 보상 시간의 위상에 대응하고, 지연 보상 시간의 위상보다 작은 위상으로 변환하여 동기 동작을 수행할 수 있다. 따라서 위상 동기 루프 회로(200)의 피드백 지연 시간(즉, 위상 변환 회로(300)에서의 지연 시간)이 감소될 수 있다.
위상 동기 루프 회로(200)의 피드백 지연 시간이 감소하므로, 본 발명에 따른 위상 동기 루프 회로(200)의 대역폭과 안정도는 증가한다. 또한, 위상 동기 루프 회로(200)의 대역폭(또는 루프 필터(230)의 대역폭)이 증가하므로, 지연 보상 회로(250) 또는 전압 제어 발진기(240)에 전원 잡음이 발생하더라도 위상 동기 루프 회로(100)의 출력 지터가 감소될 수 있다. 또한, 위상 동기 루프 회로(200)의 대역폭이 증가하므로, 위상 동기 루프 회로(200)에 포함된 루프 필터 회로(230)의 크기가 감소될 수 있다. 따라서 본 발명에 따른 위상 동기 루프 회로(200)의 면적이 감소될 수 있다.
또한, 위상 동기 루프 회로(200)는 피드백 지연 시간을 가지므로, 위상 동기 루프 회로(200)는 입력 클락 신호(ICLK)의 지터를 필터링하는 기능을 수행할 수 있고, 위상 보간기들(350, 360)에 의해 발생되는 디더링 지터(dithering jitter)도 필터링할 수 있다.
도 5는 본 발명의 실시예에 따른 위상 동기 루프 회로의 동작 방법(400)을 나타내는 흐름도이다. 도 5에 도시된 위상 동기 루프 회로의 동작 방법(400)은 도 1에 도시된 위상 동기 루프 회로(10) 또는 도 3에 도시된 위상 동기 루프 회로(100) 또는 도 4에 도시된 위상 동기 루프 회로(200)에 적용될 수 있다.
도 5를 참조하면, 위상 동기 루프 회로의 동작 방법(400)은, 출력 클락 신호 발생 단계(410), 지연 클락 신호 발생 단계(420), 및 위상 변환 단계(430)를 포함한다.
출력 클락 신호 발생 단계(410)에 따르면, 전압 제어 발진기(도 1의 50)는, 입력 클락 신호(ICLK)의 위상보다 제1 위상만큼 앞선 위상을 가지는 출력 클락 신호(OCLK)를 발생한다.
출력 클락 신호 발생 단계(410)의 다른 실시예에 있어서, 전압 제어 발진기(도 3의 140)는, 입력 클락 신호(ICLK)의 위상보다 제1 위상만큼 앞선 위상을 가지고 상기 출력 클락 신호(OCLK)에 대응하는 제1 출력 클락 신호(OCLK1)와, 제1 출력 클락 신호(OCLK1)의 위상을 360/N 도(degree) 만큼 각각 지연하여 360*1/N 도(degree)의 위상을 가지는 제2 출력 클락 신호(OCLK2) 내지 360*(N-1)/N 도(degree)의 위상을 가지는 제N 출력 클락 신호(OCLKN)를 발생한다.
상기 N은 2 이상의 자연수이고 360/N이 자연수가 되도록 하는 수이고, 출력 클락 신호들(OCLK1~ 0CLKN)은 다중 위상 클락 신호들이다. 상기 제1 위상은 지연 보상 회로(도 1의 60)에서의 지연 보상 시간에 대응하는 제2 위상과 등가이고, 지연 보상 회로(60)에서의 지연 보상 시간을 입력 클락 신호(ICLK)(또는 피드백 클락 신호(FCLK))의 주기로 나누었을 때 몫이 정수인 경우의 나머지 시간에 대응하는 위상이다. 상기 제1 위상은 상기 제2 위상보다 상대적으로 작다.
상기 지연 보상 시간은 상기 입력 클락 신호(ICLK)의 주기보다 상대적으로 큰 시간이다. 예를 들어, 상기 지연 보상 시간은 DDR 또는 GDDR SDRAM과 같은 반도 체 메모리 장치에서의 데이터 출력 시간(tSAC)일 수 있다. 데이터 출력 시간(tSAC)은 반도체 메모리 장치에 포함된 데이터 출력 버퍼에 제1 출력 클락 신호(OCLK1)가 입력된 후 데이터 출력 버퍼에서 데이터가 출력될 때까지 소비되는 시간이다.
지연 클락 신호 발생 단계(420)에 따르면, 지연 보상 회로(60)는, 제1 출력 클락 신호(OCLK1)의 위상을, 상기 지연 보상 시간에 대응하는 제2 위상만큼 지연하여 지연 클락 신호(DCLK)를 발생한다.
위상 변환 단계(430)에 따르면, 위상 변환 회로(70)는, 상기 제2 위상을 상기 제1 위상으로 변환하고, 상기 제1 위상을 이용하여 입력 클락 신호(ICLK)의 위상과 일치하는 위상을 가지는 피드백 클락 신호(FCLK)를 발생한다. 상기 제1 위상은 지연 클락 신호(DCLK)와 피드백 클락 신호(FCLK)의 위상 차이에 대응한다.
위상 변환 단계(430)의 다른 실시예에 있어서, 위상 검출기(도 2의 71)는 지연 클락 신호(DCLK)와 피드백 클락 신호(FCLK) 사이의 위상 차이를 검출하여 상기 제1 위상에 대응하는 차이 신호(DIF)를 발생한다. 가변 지연 회로(도 2의 72)는, 차이 신호(DIF)에 응답하여, 제1 출력 클락 신호(OCLK1)를 상기 제1 위상만큼 지연하고 입력 클락 신호(ICLK)의 위상과 일치하는 위상을 가지는 피드백 클락 신호(FCLK)를 발생한다.
위상 변환 단계(430)의 다른 실시예에 있어서, 위상 변환 회로(도 3의 160)는, 상기 제1 위상에 대응하는 제1 내지 제N 출력 클락 신호들(OCLK1~OCLKN) 중 적어도 두 개의 신호들의 위상을 이용하여 입력 클락 신호(ICLK)의 위상과 일치하는 위상을 가지는 피드백 클락 신호(FCLK)를 발생한다.
위상 변환 단계(430)의 다른 실시예가 도 6에 도시된다. 도 6은 상기 N이 4일 때의 위상 변환 단계(430)의 실시예를 나타내는 흐름도이다.
도 6을 참조하면, 위상 변환 단계(430)는, 차이 신호 발생 단계(4301), 디지털 제어 신호 발생 단계(4302), 제1 선택 단계(4303), 제2 선택 단계(4304), 제1 위상 조절 단계(4305), 제2 위상 조절 단계(4306), 및 가산 단계(4307)를 포함한다. 상기 위상 변환 단계(430)는 도 4에 도시된 위상 변환 회로(300)에 적용될 수 있다.
차이 신호 발생 단계(4301)에 따르면, 제2 위상 검출기(310)는, 지연 클락 신호(DCLK)와 피드백 클락 신호(FCLK) 사이의 위상 차이를 검출하여 상기 제1 위상에 대응하는 차이 신호(DIF)를 발생한다.
디지털 제어 신호 발생 단계(4302)에 따르면, 제어 신호 발생 회로(320)는, 차이 신호(DIF)에 응답하여, 디지털 제어 신호(CNT)를 발생한다. 디지털 제어 신호(CNT)는 다수의 비트들(bits)로 구성될 수 있다. 예를 들어, 디지털 제어 신호(CNT)의 상위 비트들은 제1 및 제2 선택 회로들(330, 340)을 제어할 수 있고, 디지털 제어 신호(CNT)의 하위 비트들은 제1 및 제2 위상 보간기들(350, 360)을 제어할 수 있다.
제1 선택 단계(4303)에 따르면, 제1 선택 회로(330)는, 디지털 제어 신호(CNT)에 응답하여, 제1 내지 제4 출력 클락 신호들(OCLK1~OCLK4) 중 하나를 선택한다. 제2 선택 단계(4304)에 따르면, 제2 선택 회로(340)는, 디지털 제어 신호(CNT)에 응답하여, 제1 선택 단계(4303) 단계에서 선택된 출력 클락 신호의 위상 보다 크고 인접한 위상을 가지는 제1 내지 제4 출력 클락 신호들(OCLK1~OCLK4) 중 다른 하나를 선택한다.
제1 위상 조절 단계(4305)에 따르면, 제1 위상 보간기(350)는, 디지털 제어 신호(CNT)에 응답하여, 제1 선택 단계(4303)에서 선택된 출력 클락 신호의 위상을 미세하게 조절하여 출력한다. 제2 위상 조절 단계(4306)에 따르면, 제2 위상 보간기(360)는, 디지털 제어 신호(CNT)에 응답하여, 제2 선택 단계(4304)에서 선택된 출력 클락 신호의 위상을 미세하게 조절하여 출력한다.
피드백 클락 신호 발생 단계(4307)에 따르면, 제1 위상 조절 단계(4305)의 출력 클락 신호와 제2 위상 조절 단계(4306)의 출력 클락 신호가 가산되어 입력 클락 신호(ICLK)의 위상과 일치하는 위상을 가지는 피드백 클락 신호(FCLK)가 발생된다.
따라서 본 발명에 따른 위상 동기 루프 회로의 동작 방법(400)은, 지연 보상 시간에 대응하는 위상을, 지연 보상 시간의 위상에 대응하고, 지연 보상 시간의 위상보다 작은 위상으로 변환하여 동기 동작을 수행할 수 있다. 따라서 위상 동기 루프 회로의 피드백 지연 시간이 감소될 수 있다.
위상 동기 루프 회로의 피드백 지연 시간이 감소하므로, 본 발명에 따른 위상 동기 루프 회로의 동작 방법(400)은 위상 동기 루프 회로의 대역폭과 안정도를 증가시킬 수 있다. 또한, 위상 동기 루프 회로의 동작 방법(400)은 위상 동기 루프 회로 대역폭을 증가시킬 수 있으므로, 위상 동기 루프 회로의 출력 지터를 감소시킬 수 있고, 위상 동기 루프 회로에 포함된 루프 필터 회로의 크기를 감소시킬 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치(500)를 나타내는 블락 다이어그램이다. 도 7을 참조하면, 반도체 메모리 장치(500)는, 위상 동기 루프 회로(PLL)(510) 및 데이터 출력 버퍼(data output buffer)(520)를 포함한다. 반도체 메모리 장치(500)는, 예를 들어, DDR SDRAM 또는 GDDR SDRAM일 수 있다.
위상 동기 루프 회로(510)는 도 1에 도시된 위상 동기 루프 회로(10) 또는 도 3에 도시된 위상 동기 루프 회로(100) 또는 도 4에 도시된 위상 동기 루프 회로(200)일 수 있다.
위상 동기 루프 회로(510)는 제1 출력 클락 신호(OCLK1)를 발생한다. 위상 동기 루프 회로(510)가 도 1의 위상 동기 루프 회로(10)일 때, 제1 출력 클락 신호(OCLK1)는 대응하는 출력 클락 신호(OCLK)로 대체된다. 제1 출력 클락 신호(OCLK1)는 입력 클락 신호(ICLK)의 위상보다 데이터 출력 시간(tSAC)에 해당하는 위상만큼 앞선(lead) 제1 위상을 가진다. 데이터 출력 시간(tSAC)은 반도체 메모리 장치에 포함된 데이터 출력 버퍼에 제1 출력 클락 신호(OCLK1)가 입력된 후 데이터 출력 버퍼에서 데이터가 출력될 때까지 소비되는 시간이다. 데이터 출력 시간(tSAC)은 입력 클락 신호(ICLK)의 주기보다 상대적으로 클 수 있다.
데이터 출력 버퍼(520)는 제1 출력 클락 신호(OCLK1)에 응답하여 내부(internal) 출력 데이터(DATA)를 출력 데이터(DOUT)로서 출력한다. 출력 데이터(DOUT)는 입력 클락 신호(ICLK)와 동기하여 출력되고, 외부 장치(예를 들어, 메모리 컨트롤러(memory controller))에 제공될 수 있다. 내부 출력 데이터(DATA)는 반도체 메모리 장치(500)에 포함된 메모리 셀 어레이(memory cell array)(미도시)로부터 출력된다.
따라서 본 발명에 따른 반도체 메모리 장치(500)는 감소된 출력 지터 및 회로 면적을 가지는 위상 동기 루프 회로(510)를 포함하므로, 출력 데이터(DOUT)를 입력 클락 신호(ICLK)의 위상에 동기시켜 출력할 수 있고, 감소된 칩 면적을 가질 수 있다.
반도체 메모리 장치(500) 내의 온도 변화에 의하여 위상 동기 루프 회로(510)의 대역폭과 위상 동기 루프 회로(510)에 포함되고 지연 동기 루프 회로의 기능을 수행하는 위상 변환 회로(도 1의 70, 도 3의 160, 및 도 4의 300)의 대역폭이 동일해지는 경우, 위상 동기 루프 회로(510)가 불안정해질 수 있다. 이를 방지하기 위해, 반도체 메모리 장치(500)가 리프레쉬 동작(refresh operation)을 수행할 때 상기 위상 변환 회로를 온(on)시킬 수 있고 반도체 메모리 장치가 데이터 독출 동작(data read operation)과 같은 노멀 동작(normal operation)을 수행할 때 상기 위상 변환 회로를 오프(off)시킬 수 있다. 예를 들어, 상기 위상 변환 회로의 온 및 오프 동작은 위상 동기 루프 회로(도 1의 10, 도 3의 100, 및 도 4의 200)의 신호들인 지연 클락 신호(DCLK)와 피드백 클락 신호(FCLK) 사이에 온 및 오프 제어 신호에 응답하는 스위치(switch)를 배치하는 것에 의해 수행될 수 있다.
이상에서와 같이, 도면과 명세서에서 실시예가 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이며 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용 된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자는 본 발명으로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 위상 동기 루프 회로(10)를 나타내는 블락 다이어그램이다.
도 2는 도 1에 도시된 위상 변환 회로(70)의 실시예를 나타내는 블락 다이어그램이다.
도 3은 본 발명의 다른 실시예에 따른 위상 동기 루프 회로(100)를 나타내는 블락 다이어그램이다.
도 4는 본 발명의 다른 실시예에 따른 위상 동기 루프 회로(200)를 나타내는 블락 다이어그램이다.
도 5는 본 발명의 실시예에 따른 위상 동기 루프 회로의 동작 방법(400)을 나타내는 흐름도(flow chart)이다.
도 6은 N이 4일 때의 위상 변환 단계(430)의 실시예를 나타내는 흐름도이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치(500)를 나타내는 블락 다이어그램이다.
< 도면의 주요 부분에 대한 부호의 설명 >
60: 지연 보상 회로 70: 위상 변환 회로
71: 위상 검출기 72: 가변 지연 회로
140: 전압 제어 발진기 150: 지연 보상 회로
160: 위상 변환 회로 240: 전압 제어 발진기
250: 지연 보상 회로 300: 위상 변환 회로
310: 제2 위상 검출기 320: 제어 신호 발생 회로
330: 제1 선택 회로 340: 제2 선택 회로
350: 제1 위상 보간기 360: 제2 위상 보간기

Claims (10)

  1. 위상 동기 루프 회로에 있어서,
    입력 클락 신호의 위상보다 제1 위상만큼 앞선 위상을 가지는 제1 출력 클락 신호의 위상을, 상기 입력 클락 신호의 주기보다 큰 지연 보상 시간에 대응하고 상기 제1 위상보다 큰 제2 위상만큼 지연하여 지연 클락 신호를 발생하는 지연 보상 회로; 및
    상기 제2 위상을 제1 위상으로 변환하고, 상기 제1 위상에 응답하여 상기 입력 클락 신호의 위상과 일치하는 위상을 가지는 피드백 클락 신호를 발생하는 위상 변환 회로를 포함하며,
    상기 제1 위상은 상기 지연 보상 시간을 상기 입력 클락 신호의 주기로 나누었을 때 몫이 정수인 경우의 나머지 시간에 대응하는 위상인 위상 동기 루프 회로.
  2. 제1항에 있어서, 상기 위상 변환 회로는,
    상기 지연 클락 신호와 상기 피드백 클락 신호 사이의 위상 차이를 검출하여 상기 제1 위상에 대응하는 차이 신호를 발생하는 위상 검출기; 및
    상기 차이 신호에 응답하여, 상기 제1 출력 클락 신호를 상기 제1 위상만큼 지연하고 상기 입력 클락 신호의 위상과 일치하는 위상을 가지는 피드백 클락 신호를 발생하는 가변 지연 회로를 포함하는 위상 동기 루프 회로.
  3. 제1항에 있어서, 상기 위상 동기 루프 회로는,
    상기 제1 출력 클락 신호를 포함하는 다중 위상 출력 클락 신호들을 발생하는 전압 제어 발진기를 더 포함하며,
    상기 위상 변환 회로는, 상기 제1 위상에 대응하는 상기 다중 위상 출력 클락 신호들에 응답하여, 상기 입력 클락 신호의 위상과 일치하는 위상을 가지는 피드백 클락 신호를 발생하며,
    상기 다중 위상 출력 클락 신호들은, 상기 제1 출력 클락 신호와, 상기 제1 출력 클락 신호의 위상을 자연수인 360/N(상기 N은 2 이상의 자연수) 도(degree) 만큼 각각 지연하여 360*1/N 도(degree)의 위상을 가지는 제2 출력 클락 신호 내지 360*(N-1)/N 도(degree)의 위상을 가지는 제N 출력 클락 신호를 포함하는 위상 동기 루프 회로.
  4. 제3항에 있어서,
    상기 N이 4일 때, 상기 전압 제어 발진기는,
    상기 제1 출력 클락 신호와, 상기 제1 출력 클락 신호의 위상보다 90 도(degree) 늦은 위상을 가지는 제2 출력 클락 신호, 상기 제1 출력 클락 신호의 위상보다 180 도(degree) 늦은 위상을 가지는 제3 출력 클락 신호, 및 상기 제1 출력 클락 신호의 위상보다 270 도(degree) 늦은 위상을 가지는 제4 출력 클락 신호를 발생하는 위상 동기 루프 회로.
  5. 제4항에 있어서, 상기 위상 변환 회로는,
    상기 지연 클락 신호와 상기 피드백 클락 신호 사이의 위상 차이를 검출하여 상기 제1 위상에 대응하는 차이 신호를 발생하는 위상 검출기;
    상기 차이 신호에 응답하여, 디지털 제어 신호를 발생하는 제어 신호 발생 회로;
    상기 디지털 제어 신호에 응답하여, 상기 제1 내지 제4 출력 클락 신호들 중 하나를 선택하는 제1 선택 회로;
    상기 디지털 제어 신호에 응답하여, 상기 제1 선택 회로에 의해 선택된 출력 클락 신호의 위상보다 크고 인접한 위상을 가지는 상기 제1 내지 제4 출력 클락 신호들 중 하나를 선택하는 제2 선택 회로;
    상기 디지털 제어 신호에 응답하여, 상기 제1 선택 회로에 의해 선택된 출력 클락 신호의 위상을 조절하여 출력하는 제1 위상 보간기; 및
    상기 디지털 제어 신호에 응답하여, 상기 제2 선택 회로에 의해 선택된 출력 클락 신호의 위상을 조절하여 출력하는 제2 위상 보간기를 포함하며,
    상기 제1 위상 보간기의 출력 신호와 상기 제2 위상 보간기의 출력 신호를 가산한 신호는 상기 피드백 클락 신호이고,
    상기 제1 선택 회로, 상기 제2 선택 회로, 상기 제1 위상 보간기, 및 상기 제2 위상 보간기를 포함하는 회로는 위상 회전기(phase rotator)인 위상 동기 루프 회로.
  6. 위상 동기 루프 회로의 동작 방법에 있어서,
    (a) 입력 클락 신호의 위상보다 제1 위상만큼 앞선 위상을 가지는 제1 출력 클락 신호를 발생하는 단계;
    (b) 상기 제1 출력 클락 신호의 위상을, 상기 입력 클락 신호의 주기보다 큰 지연 보상 시간에 대응하고 상기 제1 위상보다 큰 제2 위상만큼 지연하여 지연 클락 신호를 발생하는 단계; 및
    (c) 상기 제2 위상을 상기 제1 위상으로 변환하고, 상기 제1 위상을 이용하여 상기 입력 클락 신호의 위상과 일치하는 위상을 가지는 피드백 클락 신호를 발생하는 단계를 포함하며,
    상기 제1 위상은 상기 지연 보상 시간을 상기 입력 클락 신호의 주기로 나누었을 때 몫이 정수인 경우의 나머지 시간에 대응하는 위상인 위상 동기 루프 회로의 동작 방법.
  7. 제6항에 있어서, 상기 (c) 단계는,
    상기 지연 클락 신호와 상기 피드백 클락 신호 사이의 위상 차이를 검출하여 상기 제1 위상에 대응하는 차이 신호를 발생하는 단계; 및
    상기 차이 신호에 응답하여, 상기 제1 출력 클락 신호를 상기 제1 위상만큼 지연하고 상기 입력 클락 신호의 위상과 일치하는 위상을 가지는 피드백 클락 신호를 발생하는 단계를 포함하는 위상 동기 루프 회로의 동작 방법.
  8. 제6항에 있어서, 상기 (a) 단계는,
    상기 제1 출력 클락 신호의 위상을 자연수인 360/N(상기 N은 2 이상의 자연수) 도(degree) 만큼 각각 지연하여 360*1/N 도(degree)의 위상을 가지는 제2 출력 클락 신호 내지 360*(N-1)/N 도(degree)의 위상을 가지는 제N 출력 클락 신호를 발생하는 단계를 더 포함하며,
    상기 (c) 단계는,
    상기 제1 위상에 대응하는 상기 제1 내지 제N 출력 클락 신호들 중 적어도 두 개의 신호들의 위상들을 이용하여, 상기 입력 클락 신호의 위상과 일치하는 위상을 가지는 피드백 클락 신호를 발생하는 단계를 더 포함하는 위상 동기 루프 회로의 동작 방법.
  9. 반도체 메모리 장치에 있어서,
    입력 클락 신호의 위상보다 제1 위상만큼 앞선 위상을 가지는 제1 출력 클락 신호를 발생하는 위상 동기 루프 회로; 및
    상기 제1 출력 클락 신호에 응답하여, 상기 반도체 메모리 장치에 포함된 메모리 셀 어레이로부터 출력되는 내부 출력 데이터를 출력 데이터로서 출력하는 데이터 출력 버퍼를 포함하며,
    상기 위상 동기 루프 회로는,
    상기 제1 출력 클락 신호의 위상을, 상기 입력 클락 신호의 주기보다 큰 지연 보상 시간에 대응하고 상기 제1 위상보다 큰 제2 위상만큼 지연하여 지연 클락 신호를 발생하는 지연 보상 회로; 및
    상기 제2 위상을 제1 위상으로 변환하고, 상기 제1 위상에 응답하여 상기 입력 클락 신호의 위상과 일치하는 위상을 가지는 피드백 클락 신호를 발생하는 위상 변환 회로를 포함하며,
    상기 제1 위상은 상기 지연 보상 시간을 상기 입력 클락 신호의 주기로 나누었을 때 몫이 정수인 경우의 나머지 시간에 대응하는 위상인 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 위상 변환 회로는,
    상기 지연 클락 신호와 상기 피드백 클락 신호 사이의 위상 차이를 검출하여 상기 제1 위상에 대응하는 차이 신호를 발생하는 위상 검출기; 및
    상기 차이 신호에 응답하여, 상기 제1 출력 클락 신호를 상기 제1 위상만큼 지연하고 상기 입력 클락 신호의 위상과 일치하는 위상을 가지는 피드백 클락 신호를 발생하는 가변 지연 회로를 포함하는 반도체 메모리 장치.
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