KR20120044061A - 지연고정루프 및 이를 포함하는 집적회로 - Google Patents

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KR20120044061A
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    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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Abstract

지연고정루프 및 이를 구비한 집적회로가 개시된다. 지연고정루프는, 입력클럭을 지연시켜 출력클럭을 생성하는 지연부, 상기 출력클럭을 지연시켜 피드백클럭을 생성하되, 저주파수 동작시에는 고주파수에 대응되는 기본 지연량에 추가 지연량을 더하여 상기 출력클럭을 지연시키는 레플리카 지연부 및 상기 입력클럭과 상기 피드백클럭의 위상을 비교하여 상기 지연부의 지연량을 조절하는 지연량 조절부를 포함한다.

Description

지연고정루프 및 이를 포함하는 집적회로{DELAY LOCKED LOOP AND INTEGRATED CIRCUIT INCLUDING THE SAME}
본 발명은 지연고정루프 및 이를 포함하는 집적회로에 관한 것이다.
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 회로 소자들은 외부 시스템에서 사용되는 외부클럭에 동기된 내부클럭을 이용하여 각종 신호와 데이터의 전송을 수행한다. 이 때, 회로 소자로 입력되는 클럭은 처음에는 외부클럭과 동기된 상태로 인가되지만, 소자 내의 여러 구성요소를 거치면서 지연되어 소자 외부로 출력될 때에는 외부클럭과 동기되지 않는 상태가 된다. 따라서, 신호 및 데이터의 안정적인 전송을 위해서는 회로 소자 내에서 데이터가 버스에 실리는 시간 등을 내부클럭에 역보상해 줌으로써 출력된 내부클럭과 외부클럭이 외부 시스템에서 정확히 동기되도록 해야 한다. 이러한 역할을 수행하기 위해 지연고정루프(Delayed Locked Loop)가 사용된다.
도 1은 종래 기술에 의한 지연고정루프를 포함하는 집적회로의 구성도이다.
도 1을 참조하면, 종래 기술에 의한 지연고정루프는 지연부(101), 지연량 조절부(103) 및 레플리카 지연부(105)를 포함하고, 제 1 클럭경로(107) 및 제 2 클럭경로(109)를 더 포함하여 집적회로를 구성한다. 여기에서 집적회로는, DRAM과 같이 시스템 내에서 특정 기능을 수행하는 하나의 칩(chip)을 의미할 수도 있고, 다수의 칩을 포함하는 전체 회로를 의미할 수도 있다.
도면에서 구성요소의 명칭 아래에 있는 괄호 안의 문자는 클럭이 각 구성요소를 거치면서 겪게 되는 지연량을 의미한다.
제 1 클럭경로(107)는 시스템(집적회로) 외부로부터 입력된 외부클럭(EXTCLK)이 지연고정루프의 입력클럭(INCLK)으로 전달되기까지의 클럭 경로(clock path)를 의미한다.
제 2 클럭경로(109)는 지연고정루프의 출력클럭(OUTCLK)이 시스템 내의 목표회로에서 사용되는 목표클럭(TGCLK)으로 전달되기까지의 클럭 경로를 의미한다. DRAM의 경우를 예로 들면, 목표회로는 DQ패드를 의미하고, 목표클럭(TGCLK)은 DQ패드에서 사용되는 데이터 스트로브 신호(DQS)를 의미할 수 있다. 이러한 경우에는 지연고정루프의 출력클럭(OUTCLK)이 데이터 스트로브 신호(DQS)로서 DRAM 외부로 출력되기까지의 경로가 제 2 클럭경로(109)가 된다.
지연부(101)는 지연량 조절부(103)에서 결정된 지연량(A)만큼 입력클럭(INCLK)을 지연시켜 출력클럭(OUTCLK)을 생성한다.
레플리카 지연부(105)는 외부클럭(EXTCLK)이 제 1 클럭경로(107)를 거치면서 겪는 지연량(D1) 및 출력클럭(OUTCLK)이 제 2 클럭경로(109)를 거치면서 겪는 지연량(D2)을 더한 지연량(D1+D2)을 모델링하여 두고, 출력클럭(OUTCLK)을 지연량(D1+D2)만큼 지연시켜 피드백클럭(FBCLK)을 생성한다.
지연량 조절부(103)는 입력클럭(INCLK)과 피드백클럭(FBCLK)의 위상 차이를 측정하고, 양 위상이 일치하도록 지연부(101)의 지연량을 조절한다.
도 2는 도 1의 지연고정루프의 동작을 설명하기 위한 클럭 타이밍도이다.
도 2에 도시된 바와 같이, 지연량 조절부(103)에서는 지연부(101)의 지연량(A)이 입력클럭(INCLK)의 주기(tCK)에서 레플리카 지연부(105)의 지연량(D1+D2)을 뺀 값이 되도록 지연량(A)을 조절한다. 즉, A = tCK-(D1+D2) 가 되도록 하여 입력클럭(INCLK)과 피드백클럭(FBCLK)의 위상을 일치시킨다.
만약 입력클럭(INCLK)의 주파수가 높아져 레플리카 지연부(105)의 지연량(D1+D2)이 한 클럭주기(tCK)보다 커지는 경우에는 입력클럭(INCLK)의 여러 주기를 거친 후에 양 위상이 일치되도록, 즉, A = N*tCK-(D1+D2) 가 되도록 지연량(A)을 조절한다.
도 3은 종래의 지연고정루프에서 저주파수 동작시 지연량을 늘리는 방식을 나타낸 구성도이고, 도 4는 도 3의 지연고정루프의 저주파수 동작을 설명하기 위한 클럭 타이밍도이다.
입력클럭(INCLK)의 주파수가 낮아질수록 입력클럭(INCLK)의 한 클럭주기(tCK)는 길어지게 된다. 따라서, 만약 한 클럭주기(tCK)가 지연부(101)와 레플리카 지연부(105)의 지연량을 합한 값(A+D1+D2)보다도 더 길어지는 경우에는 도 3 및 도 4에 도시된 바와 같이 지연부(101)의 지연량을 추가 지연량(B)만큼 더 늘려 주어야 한다.
그런데, 종래의 지연고정루프 내의 지연부(101)는 고주파수 동작을 위해 매우 작은 단위 지연량(Unit delay)을 가지는 지연셀들로 이루어져 있어, 저주파수 동작을 위해 지연량을 증가시킬 경우 회로의 면적이 크게 증가하게 된다. 따라서 이를 제어하기 위해 더 많은 전류가 소모되고, 지연고정루프 내의 클럭경로가 길어짐으로써 지터(jitter)의 영향 또한 커지는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 회로 면적과 소모 전류를 증가시키지 않고서도 동작 가능한 주파수 범위를 크게 넓힐 수 있는 지연고정루프 및 이를 포함하는 집적회로를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명에 의한 지연고정루프는, 입력클럭을 지연시켜 출력클럭을 생성하는 지연부, 상기 출력클럭을 지연시켜 피드백클럭을 생성하되, 저주파수 동작시에는 고주파수에 대응되는 기본 지연량에 추가 지연량을 더하여 상기 출력클럭을 지연시키는 레플리카 지연부 및 상기 입력클럭과 상기 피드백클럭의 위상을 비교하여 상기 지연부의 지연량을 조절하는 지연량 조절부를 포함한다.
상기 레플리카 지연부는, 상기 출력클럭을 상기 기본 지연량만큼 지연시켜 예비 피드백클럭을 생성하는 기본 지연부 및 고주파수 동작시에는 상기 예비 피드백클럭을 바이패스시키고, 저주파수 동작시에는 상기 예비 피드백클럭을 상기 추가 지연량만큼 더 지연시켜 상기 피드백클럭을 생성하는 추가 지연부를 포함할 수 있다.
본 발명에 의한 집적회로는, 집적회로 외부로부터 입력된 외부클럭을 입력클럭으로 전달하는 제 1 클럭경로, 상기 입력클럭을 지연시켜 출력클럭을 생성하는 지연부, 상기 출력클럭을 지연시켜 피드백클럭을 생성하되, 저주파수 동작시에는 고주파수에 대응되는 기본 지연량에 추가 지연량을 더하여 상기 출력클럭을 지연시키는 레플리카 지연부, 상기 입력클럭과 상기 피드백클럭의 위상을 비교하여 상기 지연부의 지연량을 조절하는 지연량 조절부 및 상기 출력클럭을 집적회로 내의 목표회로에서 사용되는 목표클럭으로 전달하는 제 2 클럭경로를 포함하고, 저주파수 동작시에 상기 제 1 클럭경로와 상기 제 2 클럭경로를 합한 지연량은 상기 추가 지연량만큼 증가한다.
상기 레플리카 지연부는, 상기 출력클럭을 상기 기본 지연량만큼 지연시켜 예비 피드백클럭을 생성하는 기본 지연부 및 고주파수 동작시에는 상기 예비 피드백클럭을 바이패스시키고, 저주파수 동작시에는 상기 예비 피드백클럭을 상기 추가 지연량만큼 더 지연시켜 상기 피드백클럭을 생성하는 추가 지연부를 포함할 수 있다.
상기 제 1 클럭경로는, 상기 외부클럭을 예비 입력클럭으로 전달하는 기본 지연경로 및 고주파수 동작시에는 상기 예비 입력클럭을 바이패스시키고, 저주파수 동작시에는 상기 예비 입력클럭을 상기 추가 지연량만큼 더 지연시켜 상기 입력클럭으로 전달하는 추가 지연경로를 포함할 수 있다.
상기 제 2 클럭경로는, 상기 출력클럭을 예비 목표클럭으로 전달하는 기본 지연경로 및 고주파수 동작시에는 상기 예비 목표클럭을 바이패스시키고, 저주파수 동작시에는 상기 예비 목표클럭을 상기 추가 지연량만큼 더 지연시켜 상기 목표클럭으로 전달하는 추가 지연경로를 포함할 수 있다.
상기 추가 지연부 및 상기 추가 지연경로는 동작 주파수의 범위에 따라 상기 추가 지연량의 조절이 가능하다.
본 발명에 의하면, 클럭의 주파수 범위에 따라 클럭경로를 다르게 설정하고, 저주파수 동작시에는 클럭경로 및 지연고정루프 내의 레플리카 지연부의 지연량을 증가시킴으로써, 지연고정루프의 동작 주파수 범위를 크게 넓힐 수 있다.
또한, 지연량을 미세하게 조절하는 가변 지연부 외에, 동작 주파수 영역에 따라 각각 다른 고정된 지연량을 가지는 추가 지연부를 둠으로써, 전체 회로의 면적을 줄이고 지터의 영향을 최소화할 수 있다.
또한, 저주파수 동작시 활성화되는 추가적인 지연 회로의 경우, 저항 또는 커패시터의 크기를 최적화하여 일정한 지연량을 가지도록 구현함으로써, 작은 면적으로도 큰 지연량을 가지도록 할 수 있다.
또한, 간단한 MUX 제어를 통해 동작 주파수 범위를 구분하여 클럭경로를 설정함으로써, 지연량 조절을 위한 제어회로의 면적 및 전류 소모를 줄일 수 있다.
도 1은 종래 기술에 의한 지연고정루프를 포함하는 집적회로의 구성도.
도 2는 도 1의 지연고정루프의 동작을 설명하기 위한 클럭 타이밍도.
도 3은 종래의 지연고정루프에서 저주파수 동작시 지연량을 늘리는 방식을 나타낸 구성도.
도 4는 도 3의 지연고정루프의 저주파수 동작을 설명하기 위한 클럭 타이밍도.
도 5는 본 발명에 의한 지연고정루프를 포함하는 집적회로의 일 실시예 구성도.
도 6은 도 5의 지연고정루프의 저주파수 동작을 설명하기 위한 클럭 타이밍도.
도 7a는 도 5의 레플리카 지연부(505)의 일 실시예 구성도.
도 7b는 제 1 클럭경로(507)의 일 실시예 구성도.
도 8a는 도 5의 레플리카 지연부(505)의 다른 실시예 구성도.
도 8b는 제 1 클럭경로(507)의 다른 실시예 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5a는 본 발명에 의한 지연고정루프를 포함하는 집적회로의 일 실시예 구성도이다. 저주파수 동작시에 추가되는 지연량을 음영 표시된 블록을 통해 개념적으로 도시하였다.
여기에서 '집적회로'는 DRAM과 같이 시스템 내에서 특정 기능을 수행하는 하나의 칩을 의미할 수도 있고, 다수의 칩을 포함하는 전체 회로를 의미할 수도 있다.
도 5a를 참조하면, 본 발명의 일 실시예에 의한 지연고정루프는, 입력클럭(INCLK)을 지연시켜 출력클럭(OUTCLK)을 생성하는 지연부(501), 출력클럭(OUTCLK)을 지연시켜 피드백클럭(FBCLK)을 생성하되, 저주파수 동작시에는 고주파수에 대응되는 기본 지연량(D1+D2)에 추가 지연량(Y)을 더하여 출력클럭(OUTCLK)을 지연시키는 레플리카 지연부(505) 및 입력클럭(INCLK)과 피드백클럭(FBCLK)의 위상을 비교하여 지연부(501)의 지연량(A)을 조절하는 지연량 조절부(503)를 포함하고, 집적회로 외부로부터 입력된 외부클럭(EXTCLK)을 입력클럭(INCLK)으로 전달하는 제 1 클럭경로(507), 출력클럭(OUTCLK)을 집적회로 내의 목표회로(도면에 미도시)에서 사용되는 목표클럭(TGCLK)으로 전달하는 제 2 클럭경로(509) 및 집적회로의 동작 주파수를 감지하여 레플리카 지연부(505)와 제 1 클럭경로(507)의 추가 지연량을 결정하기 위한 제어신호(CTRL)를 생성하는 동작 주파수 감지부를 더 포함하여 집적회로를 구성할 수 있다.
구성요소의 명칭에 부가된 괄호 안의 문자는 클럭이 각 구성요소를 거치면서 겪게 되는 지연량을 의미한다.
도시된 바와 같이, 본 발명에서는 저주파수 동작을 위해 지연부(501)의 크기를 키우는 대신에, 제 1 클럭경로(507)에서 기본 지연량(D1)에 추가 지연량(Y)을 더한 만큼 외부클럭(EXTCLK)을 지연시켜 입력클럭(INCLK)으로 전달하고, 레플리카 지연부(505)에서도 동일한 추가 지연량(Y)을 더하여 출력클럭(OUTCLK)을 지연시킴으로써 이를 보상해 주는 방법을 사용한다. 여기에서 제 1 클럭경로(507)는 지연고정루프의 입력버퍼를 의미할 수 있다.
일반적으로 지연부(501)는 고주파수 동작시 지연량을 미세하게 조절하기 위해 매우 작은 단위 지연량을 가지는 다수의 지연셀(Delay Cell)을 포함하여 구성된다. 따라서 지연부(501)를 통해 지연량을 늘리기 위해서는 매우 많은 지연셀을 추가해야 하고, 그만큼 회로의 면적도 크게 증가하게 된다.
반면에, 본 발명에서와 같이 지연고정루프의 레플리카 지연부(505) 및 제 1 클럭경로(507)를 이용하여 지연량을 늘리는 경우에는, 주파수 범위에 따라 일정한 지연량을 가지도록 저항 또는 커패시터의 크기를 최적화하여 회로를 구현함으로써 작은 면적으로도 큰 지연량을 가지도록 할 수 있다. 따라서 종래 기술에 비해 회로의 면적 측면에서 매우 큰 이득을 얻을 수 있고, 지연부(501)에 의한 지연량의 증가에 따른 지터의 영향 또한 크게 줄일 수 있게 된다.
동작 주파수 감지부(510)는 외부클럭(EXTCLK)의 주파수를 기준 주파수와 비교하여 동작 주파수 범위를 결정하고, 그에 대응하는 제어신호(CTRL)를 생성하여 제 1 클럭경로(507)와 레플리카 지연부(505)로 전달하도록 구현될 수 있다. 구체적으로, 외부클럭(EXTCLK)의 주파수가 기준 주파수보다 높은 경우 '하이' 레벨의 제어신호(CTRL)를 생성하고, 외부클럭(EXTCLK)의 주파수가 기준 주파수보다 낮은 경우 '로우' 레벨의 제어신호(CTRL)를 생성할 수 있다. 집적회로 내의 클럭 경로 상에서 클럭 주파수는 변하지 않으므로, 외부클럭(EXTCLK) 대신에 입력클럭(INCLK)이나 출력클럭(OUTCLK) 등을 이용하여 동작 주파수 범위를 결정할 수도 있다. 또한 동작 주파수 범위를 2 이상으로 구분하고 각 범위에 따라 제어신호(CTRL)를 달리 하여 추가 지연량(Y)의 크기를 조절할 수도 있으며, 이를 통해 동작 주파수 범위를 더욱 넓힐 수 있고 동작 주파수의 연속성 또한 보장할 수 있게 된다.
도 5b는 본 발명에 의한 지연고정루프를 포함하는 집적회로의 다른 실시예 구성도이다.
도 5b를 참조하면, 본 발명의 다른 실시예에 의한 지연고정루프는 지연부(501), 지연량 조절부(503) 및 레플리카 지연부(505)를 포함하고, 제 1 클럭경로(511), 제 2 클럭경로(513) 및 동작 주파수 감지부(510)를 더 포함하여 집적회로를 구성할 수 있다.
집적회로 내 각 구성요소들의 역할 및 동작 방식은 도 5a에서 설명한 바와 동일하다. 다만, 본 실시예에서는 도 5a의 실시예와 달리 제 1 클럭경로(511)가 아니라 제 2 클럭경로(513)의 지연량을 추가 지연량(Y)만큼 증가시켰다. 여기에서 제 2 클럭경로(513)는 지연고정루프의 출력클럭(OUTCLK)이 시스템 내의 목표회로(도면에 미도시)에서 사용되는 목표클럭(TGCLK)으로 전달되기까지의 클럭 경로를 의미한다. DRAM의 경우를 예로 들면, 출력클럭(OUTCLK)이 목표회로인 DQ패드에서 사용되는 데이터 스트로브 신호(DQS)로서 DRAM 외부로 출력되기까지의 경로가 이에 해당할 수 있다.
도 6은 도 5a의 지연고정루프의 저주파수 동작을 설명하기 위한 클럭 타이밍도이다. 지연고정루프는 DRAM 내부에서 사용되는 것으로 가정한다.
제 1 클럭경로(507)에서는 기본 지연량(D1)에 저주파수에 대응하는 추가 지연량(Y)을 더한 만큼 외부클럭(EXTCLK)을 지연시켜 입력클럭(INCLK)으로 전달한다. 입력클럭(INCLK)은 지연부(501)를 거치면서 지연량(A)만큼 더 지연되어 출력클럭(OUTCLK)으로 전달되고, 출력클럭(OUTCLK)은 다시 레플리카 지연부(505)에서 기본 지연량(D1+D2)에 추가 지연량(Y)를 더한 만큼 지연되어 피드백 클럭(FBCLK)으로 전달되며, 동시에 제 2 클럭경로(509)를 거쳐 DQ패드를 통해 데이터 스트로브 신호(DQS)로 출력된다. 이 때 지연량 조절부(503)는 도시된 바와 같이 입력클럭(INCLK)과 피드백클럭(FBCLK)의 위상이 동일해지도록 지연부(501)의 지연량(A)을 조절한다. 따라서 DRAM 외부로 출력되는 데이터 스트로브 신호(DQS)는 외부클럭(EXTCLK)과 동일한 위상을 가지게 되어, 이에 동기하여 출력되는 데이터와 외부클럭(EXTCLK)의 위상 또한 일치하게 된다.
도 7은 도 5a의 레플리카 지연부(505)의 일 실시예 구성도이다.
도 7을 참조하면, 레플리카 지연부(505)는 기본 지연부(701) 및 추가 지연부(703)를 포함한다.
기본 지연부(701)는 클럭 주파수에 관계 없이 출력클럭(OUTCLK)을 기본 지연량(D1+D2)만큼 지연시켜 예비 피드백클럭(FBCLK_P)을 생성한다.
추가 지연부(703)는 MUX(705)를 통해 예비 피드백클럭(FBCLK_P)의 추가 지연 여부를 결정하여 피드백클럭(FBCLK)을 생성한다. 구체적으로, 고주파수 동작시에는 제어신호(CTRL)가 '하이'로 되어 예비 피드백클럭(FBCLK_P)을 바이패스(bypass)시켜 피드백클럭(FBCLK)으로 출력하고, 저주파수 동작시에는 제어신호(CTRL)가 '로우'로 되어 예비 피드백클럭(FBCLK_P)을 추가 지연량(Y)만큼 더 지연시켜 피드백클럭(FBCLK)을 생성할 수 있다. 여기에서 제어신호(CTRL)는 동작 주파수 감지부(510)에서 생성된 것일 수 있다.
도 8a는 도 5a의 제 1 클럭경로(507)의 일 실시예 구성도이다. 레플리카 지연부(505)의 추가 지연량(Y)만큼 제 1 클럭경로(507)의 지연량을 증가시킨 경우이다.
도 8a를 참조하면, 제 1 클럭경로(507)는 기본 지연경로(801) 및 추가 지연경로(803)를 포함한다.
기본 지연경로(801)는 클럭 주파수에 관계 없이 외부클럭(EXTCLK)을 지연량(D1)만큼 지연시켜 예비 입력클럭(INCLK_P)으로 전달한다. 추가 지연경로(803)에서는 MUX(805)로 인가되는 제어신호(CTRL)에 응답하여, 고주파수 동작시에는 예비 입력클럭(INCLK_P)을 바이패스시켜 입력클럭(INCLK)으로 전달하고, 저주파수 동작시에는 예비 입력클럭(INCLK_P)을 추가 지연량(Y)만큼 더 지연시켜 입력클럭(INCLK)으로 전달한다. 제어신호(CTRL)는 동작 주파수 감지부(510)에서 생성된 것일 수 있다.
도 8b는 도 5b의 제 2 클럭경로(513)의 일 실시예 구성도이다. 레플리카 지연부(505)의 추가 지연량(Y)만큼 제 2 클럭경로(513)의 지연량을 증가시킨 경우이다.
도 8b를 참조하면, 제 2 클럭경로(513)는 기본 지연경로(811) 및 추가 지연경로(813)를 포함한다.
기본 지연경로(811)는 클럭 주파수에 관계 없이 출력클럭(OUTCLK)을 지연량(D2)만큼 지연시켜 예비 목표클럭(TGCLK_P)으로 전달한다. 추가 지연경로(813)에서는 MUX(815)로 인가되는 제어신호(CTRL)에 응답하여, 고주파수 동작시에는 예비 목표클럭(TGCLK_P)을 바이패스시켜 목표클럭(TGCLK)으로 전달하고, 저주파수 동작시에는 예비 목표클럭(TGCLK_P)을 추가 지연량(Y)만큼 더 지연시켜 목표클럭(TGCLK)으로 전달한다. 제어신호(CTRL)는 동작 주파수 감지부(510)에서 생성된 것일 수 있다.
도 9는 레플리카 지연부(505)의 다른 실시예 구성도이고, 도 10a 및 도 10b는 각각 도 5a의 제 1 클럭경로(507) 및 도 5b의 제 2 클럭경로(513)의 다른 실시예 구성도이다.
도 9, 도 10a 및 도 10b에 도시된 바와 같이, 동작 주파수 범위를 세분화하여 추가 지연부(지연경로)의 추가 지연량이 다양한 값(Y1, Y2, Y3)으로 조절 가능하도록 회로를 구현할 수도 있다. 여기에서 제어신호(CTRL)는 동작 주파수 감지부(510)에서 생성된 것일 수 있으며, 4가지 경로 중 하나를 선택할 수 있어야 하므로 2비트의 신호로 생성되는 것이 바람직하다. 이러한 방법으로, 세분화된 주파수 범위에 따라 추가 지연량을 조절함으로써 지연고정루프의 동작 주파수 범위를 더욱 넓힐 수 있고, 동시에 동작 주파수의 연속성 또한 보장할 수 있게 된다.
전술한 바와 같이, 본 발명에서는 입력클럭의 주파수 범위에 따라 클럭경로와 레플리카 지연부의 지연량을 다르게 설정함으로써, 회로 면적과 소모 전류를 증가시키지 않고서도 동작 가능한 주파수 범위를 크게 넓힐 수 있는 지연고정루프 및 이를 포함하는 집적회로를 제안하였다.
전술한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

Claims (12)

  1. 입력클럭을 지연시켜 출력클럭을 생성하는 지연부;
    상기 출력클럭을 지연시켜 피드백클럭을 생성하되, 저주파수 동작시에는 고주파수에 대응되는 기본 지연량에 추가 지연량을 더하여 상기 출력클럭을 지연시키는 레플리카 지연부; 및
    상기 입력클럭과 상기 피드백클럭의 위상을 비교하여 상기 지연부의 지연량을 조절하는 지연량 조절부
    를 포함하는 지연고정루프.
  2. 제 1항에 있어서,
    상기 레플리카 지연부는
    상기 출력클럭을 상기 기본 지연량만큼 지연시켜 예비 피드백클럭을 생성하는 기본 지연부; 및
    고주파수 동작시에는 상기 예비 피드백클럭을 바이패스시키고, 저주파수 동작시에는 상기 예비 피드백클럭을 상기 추가 지연량만큼 더 지연시켜 상기 피드백클럭을 생성하는 추가 지연부를 포함하는
    지연고정루프.
  3. 제 2항에 있어서,
    상기 추가 지연부는
    동작 주파수의 범위에 따라 상기 추가 지연량의 조절이 가능한
    지연고정루프.
  4. 제 1항에 있어서,
    상기 지연부는
    단위 지연량을 가지는 다수의 지연셀을 포함하는
    지연고정루프.
  5. 집적회로 외부로부터 입력된 외부클럭을 입력클럭으로 전달하는 제 1 클럭경로;
    상기 입력클럭을 지연시켜 출력클럭을 생성하는 지연부;
    상기 출력클럭을 지연시켜 피드백클럭을 생성하되, 저주파수 동작시에는 고주파수에 대응되는 기본 지연량에 추가 지연량을 더하여 상기 출력클럭을 지연시키는 레플리카 지연부;
    상기 입력클럭과 상기 피드백클럭의 위상을 비교하여 상기 지연부의 지연량을 조절하는 지연량 조절부; 및
    상기 출력클럭을 집적회로 내의 목표회로에서 사용되는 목표클럭으로 전달하는 제 2 클럭경로를 포함하고,
    저주파수 동작시에 상기 제 1 클럭경로와 상기 제 2 클럭경로를 합한 지연량은 상기 추가 지연량만큼 증가하는
    집적회로.
  6. 제 5항에 있어서,
    상기 레플리카 지연부는
    상기 출력클럭을 상기 기본 지연량만큼 지연시켜 예비 피드백클럭을 생성하는 기본 지연부; 및
    고주파수 동작시에는 상기 예비 피드백클럭을 바이패스시키고, 저주파수 동작시에는 상기 예비 피드백클럭을 상기 추가 지연량만큼 더 지연시켜 상기 피드백클럭을 생성하는 추가 지연부를 포함하는
    집적회로.
  7. 제 6항에 있어서,
    상기 추가 지연부는
    동작 주파수의 범위에 따라 상기 추가 지연량의 조절이 가능한
    집적회로.
  8. 제 5항에 있어서,
    상기 제 1 클럭경로는
    상기 외부클럭을 예비 입력클럭으로 전달하는 기본 지연경로; 및
    고주파수 동작시에는 상기 예비 입력클럭을 바이패스시키고, 저주파수 동작시에는 상기 예비 입력클럭을 상기 추가 지연량만큼 더 지연시켜 상기 입력클럭으로 전달하는 추가 지연경로를 포함하는
    집적회로.
  9. 제 5항에 있어서,
    상기 제 2 클럭경로는
    상기 출력클럭을 예비 목표클럭으로 전달하는 기본 지연경로; 및
    고주파수 동작시에는 상기 예비 목표클럭을 바이패스시키고, 저주파수 동작시에는 상기 예비 목표클럭을 상기 추가 지연량만큼 더 지연시켜 상기 목표클럭으로 전달하는 추가 지연경로를 포함하는
    집적회로.
  10. 제 8항 또는 제 9항에 있어서,
    상기 추가 지연경로는
    동작 주파수의 범위에 따라 상기 추가 지연량의 조절이 가능한
    집적회로.
  11. 제 5항에 있어서,
    상기 지연부는
    단위 지연량을 가지는 다수의 지연셀을 포함하는
    집적회로.
  12. 제 5항에 있어서,
    상기 집적회로의 동작 주파수를 감지하여 상기 추가 지연량을 결정하기 위한 제어신호를 생성하는 동작 주파수 감지부
    를 더 포함하는 집적회로.
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