KR930010940B1 - 입력인지 회로 - Google Patents

Abstract

내용 없음.

Description

입력인지 회로

제1도는 종래의 입력인지 회로도.

제2도는 종래 회로에 따른 동작 파형도.

제3도는 본 발명에 따른 입력인지 회로도.

제4도는 본 발명 회로에 따른 동작파형도.

* 도면의 주요 부분에 대한 부호의 설명

11, 14 : D플립플롭 15, 16 : 인버터

본 발명은 디지탈 회로에 관한 것으로, 특히 게이트 어레이에 적당하도록한 안정된 입력인지 회로에 관한 것이다.

종래의 입력인지 회로는 제1도에서와 같이 클락입력단(CP)에 클락신호(CK)가 인가된 D플립플롭(1)의 ＂CD＂(Clear Direct)단자에 리셋신호(reset)를 접속하고 상기 D플립플롭(1)의 입력단(D)에 입력(D)을 인가하여 출력단(Q)에서 출력(out)이 발생되게 구성된 것이다.

이와 같은 종래 회로의 동작과정을 제2도의 타이밍도를 참조하여 설명하면 다음과 같다.

리셋신호(reset)가 '로우'인 상태일때 D플립플롭(1)은 리셋상태를 유지함으로 클락신호(CK)가 포지티브에지(Positive Edge)가 되어도 출력(out)은 입력(IN)에 관계없이 '로우'상태를 유지한다.

한편, 리셋신호(reset)가 '하이'가 된 상태에서 클락신호(CK)가 포지티브 에지일때 입력(IN)이 '하이'상태이면 출력이 '하이'가 되고 이 상태는 클락신호(CK)가 다시 포지티브 에지가 될때까지 지속된다.

또한 클락신호(CK)가 포지티브에지가 됐을때 입력(IN)이 '로우'상태이면 출력(out)은 '로우'가 되고 이 상태는 마찬가지로 클락신호(CK)가 다시 포지티브 에지로 될때까지 지속된다.

상기와 같은 D플립플롭(1)의 동작은 제2도의 타이밍도에 나타낸 바와 같다.

그런데 상기와 같은 종래의 회로에서는 크락펄스(CK)의 폭보다 작은 펄스폭을 가진 입력(IN)이 들어왔을 경우는 입력신호를 인지할 수 없게되는 문제점이 있었다.

본 발명은 이러한 종래의 문제점을 해결하기 위하여 다수개의 플립플롭은 직렬 접속함과 아울러 입력신호를 처음단 플립플롭의 클락신호로 인가함으로써 펄스폭이 작은 입력신호에도 오동작을 방지하는 입력인지 회로를 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제3도는 본 발명 입력인지 회로도로서 이에 도시한 바와 같이, 입력(IN)이 인버터(15)를 통해 클럭단자(CP)에 인가된 D플립플롭(11)의 입력단(D)을 전원(VDD)에 접속하고 상기 D플립플롭(11)의 출력(Q)을 D플립플롭(12)(13)의 입력(D)에 접속하며 반전출력(QN)이 상기 D플립플롭(11)의 CD(Clear Direct) 단자에 접속된 상기 D플립플롭(13)의 CD단자에 접속하고 클락신호(CK)를 상기 D플립플롭(12)(13)의 클락단자(CP)에 접속함과 아울러 인버터(16)를 통해 상기 D플립플롭(14)의 클럭단자(CP)에 접속하며 리셋신호(reset)를 상기 D플립플롭(12)(14)의 CD단자와 상기 D플립플롭(13)의 SD(Set Direct)단자에 접속하여 상기 D플립플롭(13)의 출력단(Q)에서 출력신호(out)가 발생하게 구성한 것으로, 이와 같이 구성한 본 발명 입력인지 회로의 동작 및 작용효과를 제4도의 타이밍도를 참조하여 상세히 설명하면 다음과 같다.

먼저 리셋신호(reset)가 '로우'일 경우 D플립플롭(12)의 출력(Q)과 D플립플롭(13)의 출력은 로우＂(0)＂이 되고, D플립플롭(14)의 출력(QN)과 D플립플롭(13)의 출력(Q)는 하이 ＂l＂로 되며 상기 D플립플롭(13)의 '로우'출력(QN)에 의해 D플립플롭(11)이 리셋되어 출력(Q)이 '로우'가 된다.

그후, 리셋신호(reset)가 '하이'로 된 상태에서 클락신호(CK)가 포지티브에지 일때 D플립플롭(11)은 클락신호(CP)와 무관하게 동작하므로 D플립플롭(11)의 출력(Q)은 ＂0＂상태를 유지하고 D플립플롭(12)는 상기 D플립플롭(11)의 출력(Q)의 전상태를 입력(D)를 받아들이는데 클락신호(CK)가 포지티브 에지인 구간에서 상기 D플립플롭(11)의 전상태출력(Q)이 로우(0)이므로 상기 D플립플롭(12)의 출력(Q)은 로우＂0＂가 되어 변화가 없으며, D플립플롭(13)는 상기 D플립플롭(11)이 전상태를 입력(D)으로 받아들여 출력(Q)이 로우＂0＂로 변하게 된다.(이때 '하이'리셋신호(reset)가 D플립플롭(13)의 SD단자로 인가되는 상태이다.)

그리고, D플립플롭(14)은 클락신호(CK)가 네가티브 에지일때 동작하므로 D플립플롭(14)의 출력(QN)은 전상태값이 ＂1＂을 유지한다.

이때, 입력(IN)이 네가티브 에지가 되면 D플립플롭(11)의 출력(Q)은 하이 ＂1＂가 되고 나머지 D플립플롭(12~14)은 전상태를 유지하는데 클락신호(CK)가 네가티브 에지이면 상기 D플립플롭(14)은 D플립플롭(13) 출력(Q)의 전상태인 '0'을 받아들이므로 그 출력(QN)은 ＂1＂로 유지된다.

그 다음, 클락신호(CK)가 포지티브에지로 되면 D플립플롭(12)은 D플립플롭(11) 출력(Q)의 전상태를 받아들여 그 출력(Q)에 하이 ＂1＂로 되고, 마찬가지로 상기 D플립플롭(11)의 출력(Q)을 받아들인 D플립플롭(13)의 출력(Q)도 하이 ＂1＂가 되며 D플립플롭(13)의 출력(QN)은 로우 ＂0＂가 되어 D플립플롭(11)의 출력(Q)을 로우＂0＂로 리셋시킨다.

그후, 다시 클락신호(CK)가 네가티브 에지로 되면 D플립플롭(14)은 D플립플롭(13) 출력(Q)의 전상태인 하이 ＂1＂를 받아들여 그 출력(QN)이 '로우'(0)가 되어 상기 D플립플롭(13)의 출력(Q)을 로우 ＂0＂로 리셋시킨다.

다음에, 클락신호(CK)가 포지티브에지 일때 D플립플롭(12)은 D플립플롭(11)의 전상태인 로우 ＂0＂를 받아들여 그 출력(Q)이 로우 ＂0＂로 되고 D플립플롭(13)의 출력(Q)은 로우 ＂0＂상태를 유지하게 된다.

그후, 입력(IN)이 네가티브 에지(negative-edge)가 되면 D플립플롭(11)의 출력(Q)이 하이 ＂1＂로 되고 클락신호(CK)가 네가티브-에지로될때 D플립플롭(14)이 D플립플롭(13)의 하이 ＂1＂를 받아들어 출력(QN)이 ＂하이＂로 된다. 그후 다시 클락신호(CK)가 포지티브 에지가 되면 D플립플롭(12)의 출력(Q)이 하이 ＂1＂로 되고 D플립플롭(13)의 출력(Q)도 하이 ＂1＂가 됨으로 상기 D플립플롭(13)의 출력(QN)은 '로우'(0)가 되어 D플립플롭(11)의 출력(Q)은 로우＂0＂로 리셋된다.

그후, 클락신호(CK)가 다시 네가티브 에지로 되면 D플립플롭(14)은 D플립플롭(13) 출력(Q)의 전상태값인 '하이'(1)를 받아들여 D플립플롭(14)의 출력(QN)이 '로우'(0)로 되고 D플립플롭(13)의 출력(Q)이 '로우'(0)로 리셋이 된다.

이러한 동작을 반복하여 출력(out)은 입력이 클락신호(CK)의 펄스폭보다 적을때라도 입력을 감지하여 출력할 수 있다.

따라서, 종래에는 D플립플롭이 입력신호(IN)를 감지하는데 있어서 입력이 펄스폭보다 적으면 입력을 스킵(skip)하는 경우가 있어 오동작을 하는 경우가 많았으나 본 발명에서는 입력신호가 클럭신호의 펄스폭보다 적을때라도 입력을 감지하여 출력할 수 있어 회로의 오동작을 막을 수 있는 효과가 있다.

Claims (1)

1. 리셋신호(reset)를 D플립플롭(12)(14)의 CD단자 및 D플립플롭(13)의 SD단자에 공통 접속하고 클락신호(CK)를 상기 D플립플롭(12)(13)의 클락입력단(CP)에 공통접속함과 아울러 인버터(16)를 통해 상기 D플립플롭(14)의 클락입력단(CP)에 입력하며, 입력신호(IN)가 인버터(15)를 통해 클락입력단(CP)에 접속된 D플립플롭(11)의 입력(D)을 전원단(VDD)에 접속하여 그 D플립플롭(11)의 출력(Q)을 상기 D플립플롭(12)(13)의 입력(D)에 공통접속하고 반전출력(QN)이 상기 D플립플롭(11)의 CD단자에 접속된 상기 D플립플롭(13)의 출력(Q)을 상기 D플립플롭(14)의 입력(D)에 접속하며 그 D플립플롭(14)의 출력(QN)을 상기 D플립플롭(13)의 CD단자에 접속하며 상기 D플립플롭(12)의 출력(Q)이 출력단(OUT)이 되게 구성함을 특징으로 하는 입력인지 회로.

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