JPS62503132A - 時間に関連した誤り検出装置とその方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 久！目と４称 時間に関連した誤り検出装置とその方法ｉ匪立直１ 本発明は、一般的にデータ処理システムにおける誤り検出を行うための改良され た装置とその方法に関し、特に信号の時間的変動に関連した誤りを検出するもの に関するものである。

特にクロック発生回路やそのクロック分配回路においてエラーとなるであろう時 間的変動の誤り検出は極めて困難な問題である。

代表的なものとしては、この様な誤り試験はオフラインでもってなされている。

というのは、この目的（実際の動作中において誤り検出すること）のためのよく 知られたオンライン誤り検出回路設備は高価なものになるばかりでなく、回路の 複雑さが増し、加えて動作スピードの低下にもつながってしまうからである。

ｉ」車通１ それゆえ、本発明の広い目的は、データ処理システムで使用するオンライン誤り 検出装置とその方法を提供することにある。

また、上記目的に従う更に詳細な目的は、信号の時間的変動に関連したオンライ ン誤り検出することにある。

上記目的に従う更に詳細な目的は、クロック信号の誤りを高精度にオンライン検 出することにある。

また、本発明の目的は、簡単な構成で低コストでもって上述した目的を実現する ことにある。

クロック信号の誤りの検出のための本発明の好適な実施例において、上述した目 的は多くのクロック分配システムで、高速動作と、電磁放射をおさえ、耐ノイズ 性を高めるために共通に使用されている差信号の分配設計を利用することにより なされる。また、好適な本実施例では、既に差信号の設計はオンラインクロック の誤り検出をするために採用されており、これにより、高精度、高速に分配クロ ック信号のオンライン誤り検出が低コストで簡単に実現される。

以下、本発明の他の目的、利益、使用及び特徴と同様に、本発明の特性は、添付 した図面と共に以下に示した説明から明白になるであろう。

鳳厘ｏｔ”Ｊｌ、欠限里 第１図は発明の特に好適な実施例を説明するための電気回路図である。

第２ａ図−第２ｅ図は差信号Ｃ＋とＣ−が同位相のときの第１図の動作を説明す るためのグラフである。

第３ａ図−第３ｅ図はクロック信号Ｃ−がクロック信号Ｃ＋より規定遅延時間“ ｄ”以上遅延している状態のもとての第１図の動作を説明するためのグラフであ る。

第４ａ図−第４ｅ図はクロック信号Ｃ−がクロック信号Ｃ＋より規定遅延時間“ ｄ”以上進んでいる状態のもとての第１図の動作を説明するためのグラフである 。

及以聯」８１（数層 参照番号及び符号は図面中の同様の要素を示す。

また、ここで本発明を示す好適な実施例を説明する前に、クロック発生とその分 配回路構成における誤り検出の準備として、初歩的な背景を述べよう。

周知の如く、クロックによるシーケンシャルデジタルデータ処理システムにおい て、クロック信号は通常、状態保持（フリップフロップのような）できる全ての 素子に供給される。理想的には、このクロック信号は、正しいシステムの機能遂 行のために、それぞれの目的要素に同時に到達するべきである。しかしながら、 これは完全には不可能であるので、多くの問題が発生することになる。

第１に、２つの違ったフリップフロップへ到達するクロック間で起こり得るの最 大スキューは最小クロツタサイクル時間に加えられなければならないから、動作 スピードを落としている。第２には、もし最大スキューが１つのフリップフロッ プの出力から他のフリップフロップの入力側に伝わる最小遅延時間と同じである とき、“レース”として知られている問題が発生する。通常、この“レース０と いう問題は直すことができるが、システムの複雑さとコストが増すことになり、 システムの処理スピードの低下にもつながる。最悪の場合には、設計者によく知 られているレース問題は次のシステムの製造時やエンドユーザによる使用中に発 生してしまい、システムの品質を失墜させることになる。これらの問題からみて 、クロック発生とその分配システムにおいて、なにゆえ誤り検出が重要であるか が、己ずと明白になるであろう。

しかしながら、誤り検出を提供するための最も困難な部分の一つは、クロック発 生や分配回路構成にある。誤り検出メカニズムを組み込むことによって、デジタ ルシステムがエラーの通報なしに正しく機能することを保障するためには、シス テムの正しい動作のレンジが誤り検出メカニズムの精度の最悪の許容レンジを含 むことが必要である。クロックシステムでは、このことはクロック発生とその分 配システムが、システム全体が固有の動作が進行している間、エラー検出メカニ ズムの最悪の許容分解能を下げざるをえないことを意味する。この様に、システ ムの高速演算で使われる最大スキューは、クロックの発生／分配システムの予想 される最大スキューに代って、誤り検出メカニズムの分解能になる。不運にも、 この値は大変大きなものになる。

この様に、クロック発生とその分配システムにおいて、用意される誤り検出は、 高精度でなければならないばかりか、誤り検出がオンライン（システムが動作中 に）で行われる様にするため、高速で誤りに許容のあるデジタルシステムに十分 低コストで導入できるものでなければならない。

最近のクロックデジタルデータ処理システムにおいて、差信号の分配は様々な理 由により提供されている。例えば高速動作や電磁放射の減少、或いは耐ノイズ性 の増強等である。周知の如く、分配された差信号は、逆極性の信号に伴って供給 される信号である。その様な差信号の分配は、クロック発生とその分配システム に共通に用いられる。この様な場合、クロックは互いに逆の極性のクロック信号 を持つ一対のクロックラインを使用して供給される。第１図は本発明に係る特に 好適な実施例であり、高精度にクロック誤りをオンラインで検出できる差クロッ ク供給システムが、いかに有益かを示すものである。

第１図に示されている様に、番号８で示された一対の差クロックラインは、第２ ａ図に示す様に、一方の線に正の極性クロック信号Ｃ＋と、他方の線に負の極性 クロック信号Ｃ−を供給する。最近のデジタルコンピュータシステムにおいては 、この様な反対極性クロック信号Ｃ＋、Ｃ−が常に非常に高い精度で同位相にな ることは重要なことである。第１図に示される好適な実施例は、クロック信号Ｃ ＋とＣ−との間の位相差が規定された量を超えたときを高精度にオンライン検出 するものである。例えば、ＥＣＬ積分回路を用いているシステムにおいて、クロ ックＣ＋とＣ−の位相差の最大量は一般にｙ２ｎＳｅＣである。

第１図に示されている実施例は４つのフリップフロップ１０．１２．１４．１６ を含んでいて、それぞれクロック人力Ｃ，データ人力りと出力Ｑとその反転出力 同とを備えている。定型的には、それぞれのフリップフロップはクロック人力Ｃ に供給された信号の立ち上りに応答し、その時、データ人力りに供給された論理 レベルを示す出力Ｑ及び頁上に信号を供給する。例えば、クロック信号に供給さ れている信号の立ち上りがあったときに、もしデータ人力りに供給された信号が “１”或いは“真”の場合には、Ｑフリップフロップ出力からは“真”或いは“ １”の出力信号が出力されると共に、ζフリップフロップ出力からは“偽”或い は“０”の出力信号が供給される。また、データ人力りへ供給されている信号が Ｏ″、もしくは“偽”であるときには逆になるわけである。

さて、第１図に示す様に、フリップフロップ１０に対しては、Ｃ＋傷信号そのフ リップフロップのクロック人力Ｃに直接供給されていると共に、Ｃ−信号はディ レィ素子１５を介してフリップフロップのデータ人力りに供給されている。また 、フリップフロップ１２に対しては、Ｃ子信号が同様にディレィ素子１５を介し てクロック入力Ｃに供給されていて、Ｃ−人力はデータ人力りに直接供給されて いる。また、フリップフロップ１４には、Ｃ子信号がディレィ素子１５を介して クロック人力Ｃに供給されていて、Ｃ−信号がインバータ１９を介してデータ人 力りに供給されている。更にフリップフロップ１６には、Ｃ子信号がデータ人力 りに直接に供給されていて、Ｃ−信号がインバータ１９とディレィ素子１５を介 してクロック人力Ｃに供給されている。

更にまた、第１図に示す様に、ＯＲゲート２０はフリップフロップ１２．１４の Ｑ出力とフリップフロップｔｏ、ｉｓので出力を入力していて、そのＯＲゲート ２０の出力は、Ｃ＋とＣ−との位相差がディレィ素子１５による遅延時間よりも 大きくなると、常にた好適な実施例において、それぞれのディレィ素子１５は、 差クロック信号Ｃ＋とＣ−間の最大許容位相差に等しい正確なディレィを提供す るために選ばれたものである。そして動作中にＯＲゲート２０の出力に“真”、 或いは“１”の信号があるときには、クロック誤りを表わしていることになる。

第１図に示す動作を第２ａ図−第２ｅ図、第３ａ図−第３ｅ図、そして第４ａ図 −第４ｅ図のグラフに従って説明する。これらの図で、信号を表わしている実線 はフリップフロップのデータ人力りに供給され、破線はフリップフロップのクロ ック人力Ｃに供給されるものである。尚、これらの図に示されるディレィはより いっそう明白になる様に誇張しである。

まず最初に第２ａ図−第２ｅ図を参照する。これらの図は第２ａ図に示すように 、位相差がない場合における差クロック信号Ｃ＋とＣ−の状態を示すものである 。第２ｂ図はフリップフロップ１０のデータとクロック人力り、Ｃに供給される それぞれの信号ｄＣ−とＣ＋を示したものであり、第２Ｃ図はフリップフロップ １２のり。

Ｃ入力に供給される信号Ｃ−とｄＣ＋を示すものである。また、第２ｄ図はフリ ップフロップ１４のり、Ｃ人力に供給されるそれぞれの信号ｄＣ＋とｉＣ−を示 すものであり、そして第２ｅ図はフリップフロップ１６のり、Ｃ入力に供給され るそれぞれの信号Ｃ＋とｄｉＣ−を示すものである。尚、ここでクロック信号Ｃ ＋とＣ−の前に付された“ｄ”はその信号がディレィ素子１５によって遅延され ていることを示し、”ｉｎはそのクロック信号がインバータ１９によって反転さ れたことを示し、更に”ｄｉ”はその信号が反転され遅延されたことを示すもの である。また、第１図のそれぞれのディレィ素子１５によって生じた遅延時間は 第２ａ図−第２ｅ図の“ｄ”に示されている時間間隔として表わされている。

第２ａ図−第２ｅ図かられかる様に、この図に示されているＣ＋とＣ−とが同位 相のときに、フリップフロップ１２と１６のＱ出力は°０”となると共に、フリ ップフロップ１２と１４のＱ出力もまた“０”となる。この場合、ＯＲゲート２ ０（これらの出力を受信して）の出力Ｅもまた”０”となる、そこではクロック Ｃ＋とＣ−間の位相差がｙ、１図に示すディレィ素子１５によって規定された遅 延時間“ｄ”内にあることを表わしている。

第３ａ図−第３ｅ図及び第４ａ図−第４ｅ図はそれぞれ第２ｂ図−第２ｅ図に対 応していて、第３ａ図−第３ｅ図はＣ−がＣ＋に対して規定された遅延時間“ｄ ”　（第３ａ図に示す様に）より先んじている状態を示すものであり、第４ａ図 −第４ｅ図はＣ−がＣ＋に対して規定された遅延時間“ｄ”　（第４ａ図に示す 様に）より遅延している状態を示すものである。これらの図に示されている様に 、Ｃ−がＣ＋に対して規定された遅延時間“ｄ“　（第３ａ図〜第３ｅ図に示さ れる様に）以上に先んじているとき、フリップフロップ１０と１６のＱ出力は“ １”になり、その結果として“１”がＯＲゲート（エラーを意味する）の出力に なる。また、Ｃ−がＣ＋に対して規定された遅延時間“ｄ”　（第４ａ図〜第４ ｅ図に示す様に）よりも遅延しているときには、フリップフロップ１２．１４の Ｑ出力は“１”になり、その結果として“１”がＯＲゲート２０（エラーを意味 する）の出力になる。

この様に第１図に示すフリップフロップ１０．１６は、Ｃ−がＣ＋から規定され たディレィ“ｄ”よりも先んじている時を決定するときに役立ち、フリップフロ ップ１２．１４はＣ−がＣ＋に対して規定されたディレィ“ｄ”よりも遅れたこ とを決定するときに役立つことがわかる。そして、これによってＣ＋とＣ−間の 位相差の許容窓を決定している。

また、単に一対のフリップフロップ（１０と１２或いは１４と１６）だけでこの 窓が決定されるが、更に一対のフリップフロップを準備して、仮にクロック信号 Ｃ十或いはＣ−のどちらか一方を欠落しても、ＯＲゲート２０の出力にエラー発 生が出力される重大で且つ有益な保障を提供する。例えば、仮に第１図に示すフ リップフロップ１０．１２のみを使用し、信号Ｃ＋（それぞれのフリップフロッ プのクロック人力Ｃに供給される）が、これらフリップフロップの出力がエラー を示していないとき出力されなくなると、Ｃ＋が出力されないにもかかわらず、 エラーなしと示し続けてしまう。しかしながら、一対のフリップフロップ１４． １６（欠落していないＣ−（ｉ号がクロックとなっている）を用意することによ り、エラー発生がＯＲゲート２０の出力に出力される。

しかしながら、本発明は好適な実施を参照して説明したが、構成や配置、そして 用途において本発明の本来の目的（範囲）と、その趣旨からはずれることなしに 種々の変更が可能であることが理解できるであろう。例えば、本発明はクロック 信号の他に、違ったタイプの差信号の誤り検出に応用できる。また、違った先行 及び遅れの許容範囲が要求されている場合には、第１図に示すディレィ素子１５ に異なった遅延時間をもたせればよい。従って、本願発明は添付したクレームの 範囲内で種々の可能な修正及び変更を全て包含すると考えられる。

（特許法第１７条の２第１項第１号の規定による補の手続補正書（自発） 昭和６２年　３月　２日

Claims (9)

【特許請求の範囲】
1. １．一対の差デジタル信号を供給する差信号手段と、データ入力とクロツク入力 と少なくとも１つの出力を有する双安定手段であつて、それぞれがクロツク入力 に供給された信号の予め設定された変化に応動し、前記予め設定された変化が発 生したとき、そのデータ入力に供給された論理レベルを指示する信号をその出力 に供給する複数の双安定手段と、前記一対の差デジタル信号をそれぞれの双安定 手段のクロツク入力とデータ入力とに接続し、１つの入力に供給される差信号が 、他の入力に供給される差信号に対し予め設定された方向に予め設定された量遅 延される接続手段であつて、接続が前記双安定手段の出力に発生する信号が前記 差信号間の位相差が前記予め設定された量と前記予め設定された方向とによつて 決定される許容限界内にあるかどうかを表す様に選択される接続手段と、前記双 安定手段の出力を供給されて、前記差信号間の位相差が前記限界を越えるときに 誤り信号を発生させる論理回路手段とを備えることを特徴とする誤り検出装置。
2. ２．前記接続手段と前記複数の双安定手段は、前記論理回路手段が前記差信号の うち１つが出力されなくても誤り信号を発生する様に、前記論理回路手段ととも に選択されることを特徴とする請求の範囲第１項記載の誤り検出装置。
3. ３．前記複数の双安定手段は第１、第２の双安定手段を含み、一方の差信号は前 記第１、第２の手段のデータ入力に接続され、他方の差信号は前記第１、第２の 双安定手段のクロツク入力に接続され、前記接続手段は前記第１の双安定手段の 入力に接続された差信号に前記第２の双安定手段の入力に接続された差信号の相 対的な遅延に対して反対方向の相対的な遅延を持たせることを特徴とする請求の 範囲第１項記載の誤り検出装置。
4. ４．前記複数の双安定手段は更に第３、第４の双安定手段を含み、前記接続手段 は、前記一方の差信号が前記第３，第４の双安定手段のクロツク入力に反転して 接続されると供に、前記他方の差信号が前記第３，第４の双安定手段のデータ入 力に接続されることを除いて、前記第３，第４の双安定手段の入力に前記差信号 を同様に前記第１，第２の双安定手段の反対方向の相対的な遅延関係で接続する ことを特徴とする請求の範囲第３項記載の誤り検出装置。
5. ５．接続手段は第１，第２の遅延手段を含み、前記一方の差信号は前記第１の遅 延手段を介して前記第１の双安定手段のデータ入力に接続され、前記他方の差信 号は前記第２の遅延手段を介して前記第２の双安定手段のクロツク入力に接続す ることを特徴とする請求の範囲第３項記載の誤り検出装置。
6. ６．前記複数の双安定手段は更に第３、第４の双安定手段を含み、前記接続手段 は更に第３、第４の遅延手段と第１、第２の反転手段を含み、前記一方の差信号 は前記第３、第４の双安定手段のクロツク入力に接続され、他方の差信号は前記 第３、第４の双安定手段のデータ入力に接続され、前記一方の差信号は前記第１ の反転手段を介して前記第３の双安定手段のクロツク入力に接続されると共に前 記第１の反転手段と前記第４の遅延手段を介して前記第４の双安定手段のクロツ ク入力に接続され、前記他方の差信号は前記第３の遅延手段を介して前記第３の 双安定手段のデータ入力に接続されると共に前記第４の双安定手段のデータ入力 に接続されることを特徴とする請求の範囲第５項記載の誤り検出装置。
7. ７．前記遅延手段の全ては実質的に特性が等しいことを特徴とする請求の範囲第 ６項記載の誤り検出装置。
8. ８．差信号はクロツク信号であることを特徴とする請求の範囲第７項記載の誤り 検出装置。
9. ９．バイナリイ信号に対応して、個々の差信号が第１の論理レベルと第２の論理 レベル間で変化する一対の差バイナリイ信号を供給する工程と、 第１、第２のバイナリイ信号が一方向間の相対遅延を持ち、第３、第４のバイナ リイ信号が逆方向間の相対遅延を持つ様に第１、第２、第３と第４のバイナリイ 信号を発生するべく前記差信号を遅延する工程と、 所定時間における前記第３，第４のバイナリイ信号の位相差をそれらの論理レベ ルに応じて検出し、第２の出力バイナリイ信号を発生する工程と、 前記一対の差信号間の位相が前述の工程の遅延により発生した遅延量によつて規 定される許容量を超えたとき、誤り指示を発生するために前記第１，第２の出力 信号を論理的に結合する工程とをからなるバイナリイ信号におけるタイミング誤 り検出方法。