JPH1011309A - プロセッサ出力比較方法およびコンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】二重化したプロセッサの多重誤りおよび同一誤
りを防ぎ、プロセッサの出力比較による誤り検出を確実
に行う。 【解決手段】マスタ・プロセッサ１０と、マスタ・プロ
セッサ１０よりも（０．５＋ｎ）クロックサイクル（ｎ
は０以上の整数）遅れて動作するチェッカ・プロセッサ
２０と、マスタ・プロセッサ１０の出力を（０．５＋
ｎ）クロック遅延させてチェッカ・プロセッサ２０の出
力と比較する比較装置３０と、マスタ・プロセッサ１０
と比較装置３０にクロックを供給し、さらにチェッカ・
プロセッサ２０と比較装置３０に前記クロックより位相
が１８０°ずれたクロックを供給するクロック装置１０
０と、マスタ・プロセッサ１０よりも（０．５＋ｎ）ク
ロック遅れてチェッカ・プロセッサ２０をリセットする
リセット装置２００とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テムに関し、特にプロセッサ出力の比較方式に関する。

【０００２】

【従来の技術】コンピュータシステムが正常な動作を継
続するためには、構成要素間のデータ転送が正しく行な
われている必要がある。データ転送バスでは、信号線の
破断または短絡による場合はもちろん、複数の信号線の
相互の電磁的な影響や、信号線上の反射波によって、ノ
イズが発生してデータ転送に誤りを生じることがある。
また、構成要素の内部においても、電源ノイズやα線等
の照射、さらには構成要素自身の劣化などによって、処
理の誤りを生じることがある。

【０００３】コンピュータシステムでは、これらの誤っ
た転送データや処理結果に対して、正しいデータと解釈
して不正確な処理をすることがる。このため、重要な構
成要素の二重化やパリティチエックによる不正信号チの
監視など、種々の方式でシステムの信頼性向上をはかっ
ている。

【０００４】例えば、二重化したプロセッサを同一クロ
ックで、同一の演算処理を同時に実行し、２つのプロセ
ッサ出力を比較して一方のプロセッサの演算誤りや出力
誤りを検出する、プロセッサ出力比較方式が広く知られ
ている。

【０００５】文献「IEEE MICRO December 1984」誌の
「Fault Tolerance Achieved in VLSI」で紹介されてい
る「Functional redundancy checking」には、マスタ・
プロセッサのみが演算結果を出力し、チェッカ・プロセ
ッサは演算結果を出力比較回路に入力するとともに、マ
スタ・プロセッサの出力を受信して出力比較回路に入力
し、両者の演算結果を比較する方法が開示されている。

【０００６】ところで、マスタ・プロセッサの出力がチ
ェッカ・プロセッサの出力比較回路に入力されるまでに
は遅延が生じるので、クロック周波数を大きくして高速
動作を行わせることに困難がある。この問題を解決する
ために、チェッカ・プロセッサをマスタ・プロセッサよ
りも１クロックサイクル、または２以上の整数クロック
サイクル遅らせて演算を処理する方法が知られている。

【０００７】特開昭５８−１８７５６号公報には、チェ
ッカ・プロセッサをマスタ・プロセッサよりも１クロッ
クサイクル以上の整数クロックサイクルだけ遅らせて起
動し、さらにチェッカ・プロセッサへの入力をマスタ・
プロセッサよりも１クロックサイクル以上の整数クロッ
クサイクルだけ遅らせて入力し、チェッカ・プロセッサ
がマスタ・プロセッサからの演算結果を受信すると、そ
れを１クロックサイクル以上の整数クロックサイクルだ
け遅らせて出力比較回路に入力し、自己の演算結果との
比較を行う方法が開示されている。

【０００８】

【発明が解決しようとする課題】上記した従来の二重化
プロセッサの出力比較方式は、一方のプロセッサの内部
やセッサの出力経路で発生した誤りを検出することがで
きる。しかし、２つのプロセッサが両方とも誤った演算
結果を出力した場合は、その誤りを有効に検出できな
い。

【０００９】例えば、二重化プロセッサの電源線とグラ
ンド線は、すべての信号の基準電圧となるため、電源ノ
イズによって電源線の電圧が変化すると、同一クロック
で動作している両プロセッサでは、プロセッサ内部の信
号の論理値が同一タイミングで不当に変化してしまう。
この同時誤りが発生すると処理の誤りが検出できず、正
常処理が保証されなくなることがある。さらに、誤った
処理の結果が一致する同一誤りの場合には、正常な演算
処理として進行するため、その結果が重大な事故を引き
起こす恐れもある。

【００１０】図１５に、二重化プロセッサの誤動作の一
例を示す。プロセッサは、フリップ・フロップやラッチ
等の記憶素子を用いてクロックの立ち上がりのタイミン
グで信号を伝達し、演算を実行する。クロックＡはマス
タ・プロセッサの動作クロック、クロックＢはチェッカ
・プロセッサの動作クロックである。

【００１１】同図（ａ）に示すように、クロックＡとク
ロックＢが位相差０の場合、クロックＡ，Ｂの立ち上が
りと電源ノイズの発生（斜線部）が重なると、マスタ・
プロセッサとチェッカ・プロセッサの両方で論理演算の
誤りを生じるので、プロセッサ比較方式によって同時誤
り（多重誤りや同一誤り）を回避できない。

【００１２】二重化プロセッサの同時誤りについて、本
発明者らの最近の実験結果の一部を、図１６に示す。こ
の例はプロセッサ動作中に、入力電源ノイズを繰り返し
注入して、プロセッサの出力の多重誤りと同一誤りを測
定したものである。グラフの横軸はプロセッサ間の遅延
時間（時間の単位はクロックサイクル）、縦軸は一定時
間の出力頻度における誤り発生率で、多重誤り（細線）
と同一誤り（太線）を示している。同一誤りは多重誤り
の一部である。

【００１３】この実験例から明らかなように、２つのプ
ロセッサの動作遅延時間が０および整数クロックサイク
ルのとき、即ち、２つのプロセッサの動作クロックの位
相差が０のときに、多重誤りの発生率がピークとなる。
同一誤りも、遅延時間の小さい期間では同様の傾向を示
している。なお、多重誤りと同一誤りを総称するとき、
以下では同時誤りと呼ぶことにする。

【００１４】以上のように、従来の二重化プロセッサ出
力比較方式は、マスタとチェッカを同位相のクロックで
動作させているため、両方のプロセッサに同時誤りが発
生して、プロセッサの演算処理や出力処理における処理
誤りの検出漏れを生じてしまう問題点がある。このた
め、不正確な結果によるシステムの重大事故を招く危険
性がある。

【００１５】本発明の目的は、従来技術の問題点を克服
し、二重化プロセッサの同時誤りを防止できるプロセッ
サ出力比較方式と、それを適用したコンピュータシステ
ムを提供することにある。

【００１６】

【課題を解決するための手段】本発明は、二重化プロセ
ッサの動作クロックの位相差を１８０°ないしその近傍
範囲とすることで、同時誤りの発生を大幅に低減できる
ことに着目してなされたもので、本発明者らが先に提案
した特願平６−３１３４９２号（1994.12.16）の発明の
一部を、さらに改良し発展させたものである。

【００１７】上記の目的は、同一周波数のクロックで動
作して同じ演算処理を行う２つのプロセッサの出力信号
を比較して、一方のプロセッサの演算や出力の処理誤り
を検出するプロセッサ出力比較方法において、一方のプ
ロセッサに対し、他方のプロセッサの動作を［０．５＋
ｎ］クロックサイクル（ここで、ｎは０以上の任意の整
数）ないしその近傍範囲△ｔを含む一定時間Ｔｄだけ遅
延し、また、前記一方のプロセッサの出力信号を前記一
定時間Ｔｄだけ遅延して前記他方のプロセッサの出力信
号と比較することにより達成される。

【００１８】前記近傍範囲△ｔは、その上下限が±０．
３３クロックサイクル又は、前記一定時間Ｔｄが０の場
合に発生する多重誤りが１／２以下になる範囲とする。

【００１９】上記した実験結果（図１６）では、２つの
プロセッサの動作クロックの位相差が０より大きくなる
に従って同時誤りの発生率が下がり、２つのプロセッサ
の動作遅延時間が０．５クロックサイクルで最小とな
る。１．５クロックサイクルでも同様である。すなわ
ち、２つのプロセッサの動作クロックの位相差が１８０
°のとき、同時誤りの発生率が最小となる。さらに、動
作遅延時間が０．１７クロックサイクル〜０．８３クロ
ックサイクルの範囲、１．１７クロックサイクル〜１．
８３クロックサイクルの範囲内であれば、同時誤りの発
生率は従来の位相差０のときに比べて１／２以下とな
る。

【００２０】また、上記の目的は、所定の演算処理を行
うマスタ・プロセッサと、マスタ・プロセッサと同一周
波数のクロックで動作して前記演算処理を行うチェッカ
・プロセッサと、マスタ・プロセッサとチェッカ・プロ
セッサにクロックを供給するクロック装置と、マスタ・
プロセッサとチェッカ・プロセッサの出力信号を受信し
て比較する比較装置と、共有資源を備えるコンピュータ
システムにおいて、マスタ・プロセッサと前記比較装置
はマスタ・プロセッサバス、チェッカ・プロセッサと前
記比較装置はチェッカ・プロセッサバス、前記比較装置
と前記共有資源は第３のバスによってそれぞれ接続さ
れ、前記クロック装置は、マスタ・プロセッサへ供給す
るクロックに対し、チェッカ・プロセッサへのクロック
を［０．５＋ｎ］クロックサイクル（ｎは０以上の任意
の整数）ないしその近傍範囲を含む一定時間だけ遅れて
供給するクロック遅延回路を備え、前記比較装置は、前
記マスタ・プロセッサバスから受信したマスタ・プロセ
ッサの出力信号を前記一定時間だけ遅延する第１遅延回
路と、前記一定時間だけ遅延したマスタ・プロセッサの
出力信号と前記チェッカ・プロセッサバスから受信した
チェッカ・プロセッサの出力信号を比較する比較回路
と、前記第３のバスから受信した前記共有資源の出力信
号を前記マスタ・プロセッサバスと前記チェッカ・プロ
セッサバスの双方に出力する時に、前記チェッカ・プロ
セッサバスへの出力を前記一定時間だけ遅らせる第２遅
延回路を備えることにより達成される。

【００２１】あるいは、マスタ・プロセッサと前記共有
資源と前記比較装置はマスタ・プロセッサバス、チェッ
カ・プロセッサと前記比較装置はチェッカ・プロセッサ
バスによってそれぞれ接続され、前記比較装置は、前記
マスタ・プロセッサバスから受信した信号を前記一定時
間だけ遅らせる信号遅延回路と、チェッカ・プロセッサ
の出力信号と前記一定時間だけ遅延したマスタ・プロセ
ッサの出力信号を比較する比較回路と、前記信号遅延回
路の出力信号が前記共有資源の出力信号の場合に前記チ
ェッカ・プロセッサバスに出力する選択回路を備えるこ
とにより達成される。

【００２２】前記コンピュータシステムは、マスタ・プ
ロセッサのリセットを解除する第１リセット信号と、該
第１リセット信号より前記一定時間だけ遅延してチェッ
カ・プロセッサのリセットを解除する第２リセット信号
を出力するリセット装置を備えている。これにより、チ
ェッカ・プロセッサの動作は常に前記一定時間だけ遅延
する。

【００２３】マスタ・プロセッサ及びチェッカ・プロセ
ッサの出力信号はアドレス信号とデータ信号と制御信号
を含み、前記比較装置は、受信した制御信号を監視し
て、受信したアドレス信号またはデータ信号が有効であ
ることを確認して前記比較回路に有効信号を通知するバ
ス監視回路を備え、前記比較回路は前記バス監視回路か
ら前記有効信号の通知を受けた時のみ、アドレス信号ま
たはデータ信号を比較する。

【００２４】上記の制御信号はＡＳ信号やＲ／Ｗ信号で
ある。これにより、マスタ・プロセッサバスまたはチェ
ッカ・プロセッサバスのアドレスまたはデータが有効で
ない期間に発生するＣＰＵバス誤りによる比較装置での
誤り検出を回避し、システムの動作を不必要に停止する
ことを防止する。

【００２５】前記比較装置は、前記マスタ・プロセッサ
バスから受信したマスタ・プロセッサの出力信号を格納
する第１レジスタと、前記チェッカ・プロセッサバスか
ら受信したチェッカ・プロセッサの出力信号を格納する
第２レジスタとを備え、前記比較回路が不一致を検出し
た場合に、不一致が生じたマスタ・プロセッサの出力信
号とチェッカ・プロセッサの出力信号をそれぞれ第１レ
ジスタと第２レジスタに保持する。これにより、誤りの
原因究明に役立てる。

【００２６】前記共有資源は、前記マスタ・プロセッサ
のアクセスを制御するメモリ制御ユニットと、メモリ
と、バスインターフェースおよびシステムバスを介して
前記メモリ制御ユニットに接続される入出力装置を含
み、前記比較回路が不一致を検出した場合に、前記バス
インターフェースを制御して、不一致が生じたマスタ・
プロセッサの出力信号を抑制する。これにより、システ
ムの重大事故を生じる危険性を回避する。

【００２７】

【発明の実施の形態】

〔実施形態１〕図１に、本発明の実施形態１によるコン
ピュータシステムの構成図を示す。本コンピュータシス
テムは、所定の演算処理を行うマスタ・プロセッサ１０
およびチェッカ・プロセッサ２０と、入出力装置８０，
９０と、メモリ５０と、マスタ・プロセッサ１０や入出
力装置８０，９０からメモリ５０へのアクセス、及び、
マスタ・プロセッサ１０から入出力装置８０，９０への
アクセスを制御するメモリ制御ユニット（ＭＣＵ）４０
と、マスタ・プロセッサ１０の出力とチェッカ・プロセ
ッサ２０の出力を比較して誤りを検出する比較装置３０
と、入出力装置８０，９０を接続するシステムバス７０
と、メモリ制御ユニット４０とシステムバス７０を接続
するバスインターフェース（バスＩ／Ｆ）６０を有して
いる。

【００２８】さらに、プロセッサ１０，２０と比較装置
３０にクロックを供給するクロック装置１００と、プロ
セッサ１０，２０をリセットするリセット装置２００を
有し、マスタ・プロセッサ１０と比較装置３０はＣＰＵ
バス１５により接続され、チェッカ・プロセッサ２０と
比較装置３０はＣＰＵバス２５により接続され、比較装
置３０とメモリ制御ユニット４０はＣＰＵバス３５によ
り接続されている。

【００２９】以下、本実施例によるコンピュータシステ
ムの動作を説明する。クロック装置１００は、マスタ・
プロセッサ１０と比較装置３０とリセット装置２００に
クロック１１０を供給し、さらに、チェッカ・プロセッ
サ２０と比較装置３０とリセット装置２００に、クロッ
ク１２０を供給する。クロック１１０とクロック１２０
は周波数が同一で、位相が１８０°ずれている。

【００３０】リセット装置２００は、チェッカ・プロセ
ッサ２０がマスタ・プロセッサ１０よりも、（０．５＋
ｎ）クロックサイクル（ｎは０以上の整数）遅れて動作
するように、システムの起動時にマスタ・プロセッサ１
０に出力するリセット信号２１０に対し、チェッカ・プ
ロセッサ２０に出力するリセット信号２２０を、（０．
５＋ｎ）クロックサイクルだけ遅らせる。

【００３１】比較装置３０は、マスタ・プロセッサ１０
の出力をＣＰＵバス１５より受信して、メモリ制御ユニ
ット４０に送信するとともに、受信したマスタ・プロセ
ッサ１０の出力を（０．５＋ｎ）クロック遅延させ、Ｃ
ＰＵバス２５より受信したチェッカ・プロセッサ２０の
出力と比較する。比較結果が不一致となった場合、比較
装置３０はバスインターフェース６０に不一致検出信号
３６を出力する。なお、プロセッサの出力はアドレス、
データ、および制御信号からなる。

【００３２】バスインターフェース６０は不一致検出信
号３６を受信すると、システムバス７０への出力を停止
して、誤りが他の装置に波及するのを防止するととも
に、プロセッサ１０，２０に対して障害割り込みを発生
する。プロセッサ１０，２０は障害割り込みを受信する
と、自己診断を実行して誤り発生の原因を究明する。

【００３３】一方、プロセッサ１０，２０が受信側とな
る処理では、比較装置３０はメモリ制御ユニット４０の
出力をＣＰＵバス３５より受信してマスタ・プロセッサ
１０に送信すると同時に、その出力を（０．５＋ｎ）ク
ロック遅延させてチェッカ・プロセッサ２０に送信す
る。このため、チェッカ・プロセッサ２０はマスタ・プ
ロセッサ１０よりも（０．５＋ｎ）クロック遅れて動作
するとともに、マスタ・プロセッサ１０より（０．５＋
ｎ）クロック遅れてメモリ制御ユニット４０の出力を受
信するので、チェッカ・プロセッサ２０の動作の遅延は
常に（０．５＋ｎ）クロックサイクルになる。

【００３４】次に、各部の詳細な構成と動作を説明す
る。なお、ｎ＝０として、マスタ・プロセッサ１０に対
するチェッカ・プロセッサ２０の動作の遅延は、０．５
クロックサイクルとして説明する。

【００３５】図２に、クロック装置の構成図を示す。ク
ロック装置１００は、クロック発生回路１０１とフリッ
プ・フロップ１０２を備えており、クロック発生回路１
０１が出力する基本クロックを、フリップ・フロップ１
０２によって周波数を１／２に分周するとともに、互い
に１８０°位相のずれた、すなわち、０．５クロックず
れた２つのクロック信号１１０，１２０を出力する。

【００３６】図３に、リセット装置の構成図を示す。リ
セット装置２００は、リセット信号発生回路２０１と、
リセット信号をクロック１１０に同期させるフリップ・
フロップ２０２，２０３と、リセット信号を０．５クロ
ック遅延させる遅延回路２０４を備えている。リセット
信号はそのアサートでリセットを開始（セット）し、ネ
ゲートでリセットを解除する。

【００３７】フリップ・フロップ２０２でクロック１１
０に同期させたリセット信号２１０は、マスタ・プロセ
ッサ１０に出力し、フリップ・フロップ２０３でクロッ
ク１１０に同期させ、遅延回路２０４によってリセット
信号２１０より０．５クロック遅延させたリセット信号
２２０をチェッカ・プロセッサ２０に出力する。０．５
クロックの遅延回路２０４は、リセット信号をクロック
１２０に同期させるフリップ・フロップ２０５によって
実現できる。なお、遅延時間を（０．５＋ｎ）クロック
に設定する場合は、フリップ・フロップ２０５の前また
は後ろに、リセット信号２１０をクロック１１０に同期
させるフリップ・フロップを、ｎ個直列に接続すればよ
い。

【００３８】図４に、比較装置の構成（以下では、実施
例１と呼ぶ）を示す。実施例１の比較装置３０は、ＣＰ
Ｕバス３５から受信した信号をＣＰＵバス１５に送信す
る送信バッファ３２１と、ＣＰＵバス１５の信号を受信
する受信バッファ３２２と、ＣＰＵバス３５から受信し
た信号をＣＰＵバス２５に送信する送信バッファ３２３
と、ＣＰＵバス２５の信号を受信する受信バッファ３２
４を有している。

【００３９】また、ＣＰＵバス１５から受信した信号を
ＣＰＵバス３５に送信する送信バッファ３２６と、ＣＰ
Ｕバス３５の信号を受信する受信バッファ３２５と、受
信バッファ３２２で受信したＣＰＵバス１５の信号を
０．５クロック遅延させる遅延回路３１と、受信バッフ
ァ３２５で受信したＣＰＵバス３５の信号を０．５クロ
ック遅延させる遅延回路３２を有している。遅延回路３
１と３２は、遅延時間を０．５クロックサイクルにする
ため、それぞれクロック１２０に同期するレジスタ３１
１と３１２を用いている。

【００４０】さらに、受信バッファ３２５で受信したＣ
ＰＵバス３５の信号をクロック１１０に同期させるレジ
スタ３１５と、受信バッファ３２２で受信したＣＰＵバ
ス１５の信号をＣＰＵバス３５に出力する前にクロック
１１０に同期させるレジスタ３１６と、ＣＰＵバス１５
の信号とＣＰＵバス２５の信号を比較する比較回路３３
１と、ＣＰＵバス１５の信号とＣＰＵバス２５の信号を
比較回路３３１で比較する前にクロック１２０に同期さ
せるレジスタ３１３およびレジスタ３１４と、比較回路
３３１が出力する不一致検出信号をクロック１２０に同
期させるＲＳ型のフリップ・フロップ３３２と、フリッ
プ・フロップ３３２が出力する不一致検出信号をクロッ
ク１１０に同期させるフリップ・フロップ３３３を有し
ている。

【００４１】実施例１による比較装置３０は、受信バッ
ファ３２２で受信したＣＰＵバス１５の信号、すなわち
マスタ・プロセッサ１０の出力信号を、レジスタ３１１
で０．５サイクル遅延させ、レジスタ３１３を経由して
比較回路３３１に入力するとともに、受信したマスタ・
プロセッサ１０の出力信号をレジスタ３１６および送信
バッファ３２６を経由してＣＰＵバス３５に出力する。
さらに、マスタ・プロセッサ１０の出力信号に対し、
０．５クロック遅れているチェッカ・プロセッサ２０の
出力信号を受信バッファ３２４により受信し、レジスタ
３１４を経由して比較回路３３１に入力する。

【００４２】比較回路３３１は、入力されたマスタ・プ
ロセッサ１０の出力信号とチェッカ・プロセッサ２０の
出力信号を、対応する信号毎に個々に比較し、全信号の
比較結果の論理和をとって不一致検出信号を生成する。
すなわち、入力された信号のうち１つでも不一致となれ
ば、不一致検出信号が生成される。

【００４３】フリップ・フロップ３３２は比較回路３３
１が不一致検出信号を出力すると、クロック１２０のタ
イミングで論理値１にセットされ、論理値１を出力し続
ける。その結果、フリップ・フロップ３３３はフリップ
・フロップ３３２の出力をクロック１１０に同期させ、
不一致致検出信号３６としてバスインターフェース６０
に出力する。

【００４４】また、比較装置３０は、受信バッファ３２
５で受信したＣＰＵバス３５の信号、すなわちメモリ制
御ユニット４０の出力信号をレジスタ３１５でクロック
１１０に同期させ、送信バッファ３２１を経由してＣＰ
Ｕバス１５に出力するとともに、レジスタ３１２で０．
５クロックサイクル遅延させ、送信バッファ３２３を経
てＣＰＵバス２５に出力する。

【００４５】なお、送信バッファ３２１によってＣＰＵ
バス１５に出力したメモリ制御ユニット４０の出力信号
を、受信バッファ３２２で再び受信してレジスタ３１１
とレジスタ３１３経由で比較回路３３１に入力するとと
もに、送信バッファ３２３によってＣＰＵバス２５に出
力したメモリ制御ユニット４０の出力信号（０．５クロ
ック遅延）を、受信バッファ３２４で再び受信してレジ
スタ３１４経由で比較回路３３１に入力して両者を比較
することにより、送信バッファ３２１と３２３、受信バ
ッファ３２２と３２４、レジスタ３１１と３１２と３１
３と３１４、およびＣＰＵバス１５と２５の健全性をチ
ェックするようにしてもよい。

【００４６】図５に、実施例１による比較装置の動作タ
イミング図を示す。比較装置３０は、クロック１１０の
タイミング１１１で出力されたマスタ・プロセッサ１０
の出力信号Ａを、クロック１２０のタイミング１２１で
レジスタ３１１によりラッチして、出力信号Ａよりも
０．５クロック遅れてクロック１２０のタイミング１２
１で出力されるチェッカ・プロセッサ２０の出力信号Ｂ
との時間差を０にする。レジスタ３１１の出力信号Ａと
チェッカ・プロセッサ２０の出力信号Ｂは、クロック１
２０のタイミング１２２で、レジスタ３１３と３１４に
よりラッチして比較回路３３１に入力し、両者の比較を
行う。

【００４７】出力信号Ａと出力信号Ｂの不一致が検出さ
れた場合、比較回路３３１は不一致検出信号を出力して
フリップ・フロップ３３２をタイミング１２３で論理値
１にセットし、さらにフリップ・フロップ３３２の出力
をフリップ・フロップ３３３によってクロック１１０の
タイミング１１２でラッチして不一致検出信号３６とし
て出力する。

【００４８】図６に、本実施形態における比較装置の実
施例２を示す。実施例２の比較装置３０では、遅延時間
を１．５クロックサイクル（ｎ＝１）としている。この
ため、実施例１（図４）と同様の遅延回路３１のレジス
タ３１１に、クロック１１０に同期するレジスタ３１７
を直列に追加している。また、遅延回路３２のレジスタ
３１２に、クロック１１０に同期するレジスタ３１８を
直列に追加している。

【００４９】このように、遅延回路３１と遅延回路３２
に、クロック１１０に同期させるレジスタを直列にｎ個
接続することにより、マスタ・プロセッサ１０に対する
チェッカ・プロセッサ２０の遅延時間＝（０．５＋ｎ）
クロックサイクルを、任意に設定できる。

【００５０】図７に、実施例３による比較装置を示す。
実施例３の比較装置３０では、ＣＰＵバス１５およびＣ
ＰＵバス２５のアドレスまたはデータの比較を、アドレ
スまたはデータが有効であるときにのみ行う。

【００５１】プロセッサによっては、プロセッサバスに
有効なアドレスまたはデータを出力していない時、アド
レスまたはデータが不定になることがある。このよなプ
ロセッサの出力を常に比較すると、プロセッサが正常で
あるにもかかわらず、不定なアドレスまたはデータを比
較して不一致を検出してしまう。

【００５２】このため、比較装置３０は実施例１（図
４）の比較装置３０に対し、レジスタ３１１によってラ
ッチしたＣＰＵバス１５の制御信号をデコードして、ア
ドレスまたはデータが有効であることを示す有効信号３
４２を生成するデコード回路３４１と、この有効信号３
４２とＣＰＵバス１５のアドレスまたはデータとの論理
積をとるＡＮＤゲート３５１を追加している。また、受
信バッファ３２４によって受信したＣＰＵバス２５の制
御信号をデコードして、アドレスまたはデータが有効で
あることを示す有効信号３４４を生成するデコード回路
３４３と、この有効信号３４４とＣＰＵバス２５のアド
レスまたはデータとの論理積をとるＡＮＤゲート３５２
を追加している。なお、ＡＮＤゲート３５１の出力はレ
ジスタ３１３に、ＡＮＤゲート３５２の出力はレジスタ
３１４に入力する。

【００５３】ここで、ＣＰＵバス１５およびＣＰＵバス
２５のアドレスまたはデータが有効である時は、有効信
号３４２と有効信号３４４は論理値が１となるので、Ａ
ＮＤゲート３５１，３５２の出力はアドレスまたはデー
タの論理値とそれぞれ一致し、比較回路３３１によるア
ドレスまたはデータの比較が実行される。

【００５４】逆に、ＣＰＵバス１５およびＣＰＵバス２
５のアドレスまたはデータが有効でない時は、有効信号
３４２と３４４は論理値が０となるので、ＡＮＤゲート
３５１と３５２の出力はアドレスまたはデータに関係な
く論理値０となり、比較回路３３１によるアドレスまた
はデータの比較は実行されない。これにより、プロセッ
サの誤りの誤検出を予防できる。

【００５５】図８に、比較装置の実施例４を示す。実施
例４の比較装置３０では、不一致が検出されたＣＰＵバ
ス１５およびＣＰＵバス２５の信号の状態を保持する。

【００５６】このため、比較装置３０は実施例１（図
４）の比較装置３０に対し、レジスタ３１３が出力する
ＣＰＵバス１５の信号をクロック１２０に同期して保持
するためのレジスタ３６３と、レジスタ３１４が出力す
るＣＰＵバス２５の信号をクロック１２０に同期して保
持するためのレジスタ３６４と、レジスタ３１３の出力
またはレジスタ３６３の出力を選択してレジスタ３６３
に入力するセレクタ３６１と、レジスタ３１４の出力ま
たはレジスタ３６４の出力を選択してレジスタ３６４に
入力するセレクタ３６２を追加する。

【００５７】フリップ・フロップ３３２の出力の論理値
が０、すなわちＣＰＵバス１５とＣＰＵバス２５の出力
が一致している間は、セレクタ３６１はレジスタ３１３
の出力を選択してレジスタ３６３に入力し、同様にセレ
クタ３６２はレジスタ３１４の出力を選択してレジスタ
３６３に入力する。したがって、レジスタ３６３はＣＰ
Ｕバス１５の信号の最新の論理値に更新され、レジスタ
３６４はＣＰＵバス２５の信号の最新の論理値に更新さ
れる。

【００５８】フリップ・フロップ３３２の出力の論理値
が１、すなわちＣＰＵバス１５とＣＰＵバス２５の出力
が不一致となった場合、セレクタ３６１はレジスタ３６
３の出力を選択してレジスタ３６３に入力し、同様にセ
レクタ３６２はレジスタ３６４の出力を選択してレジス
タ３６３に入力する。したがって、レジスタ３６３は不
一致の発生したＣＰＵバス１５の信号を保持し、レジス
タ３６４は不一致の発生したＣＰＵバス２５の信号を保
持する。

【００５９】これにより、マスタ・プロセッサ１０、チ
エッカ・プロセッサ２０は障害割り込みによる自己診断
において、レジスタ３６３とレジスタ３６４をそれぞれ
読み出して、誤り発生の原因を特定することができる。

【００６０】図９に、実施例４による比較装置の動作タ
イミング図を示す。比較装置３０は、クロック１１０の
タイミング１１１で出力されたマスタ・プロセッサ１０
の出力信号Ａを、レジスタ３１１により０．５クロック
遅れてクロック１２０のタイミング１２１でラッチし、
クロック１２０のタイミング１２１で出力されるチェッ
カ・プロセッサ２０の出力信号Ｂとの時間差を無くす。
レジスタ３１１の出力信号Ａとチェッカ・プロセッサ２
０の出力信号Ｂは、クロック１２０のタイミング１２２
で、それぞれレジスタ３１３と３１４でラッチして比較
回路３３１に入力し、両者の比較を行う。

【００６１】クロック１２０の立ち上がり１２３まで
は、フリップ・フロップ３３２の出力が論理値０なの
で、セレクタ３６１はレジスタ３１３の出力信号Ａを出
力し、セレクタ３６２はレジスタ３１４の出力信号Ｂを
出力する。このため、レジスタ３６３はクロック１２０
のタイミング１２３でレジスタ３１３の出力信号Ａをラ
ッチし、同様にレジスタ３６４はクロック１２０のタイ
ミング１２３でレジスタ３１４の出力信号Ｂをラッチす
る。

【００６２】出力信号Ａと出力信号Ｂの不一致が検出さ
れた場合、比較回路３３１から出力される不一致検出信
号をフリップ・フロップ３３２がタイミング１２３でラ
ッチして論理値１を出力し続けるので、クロック１２０
の立上り１２４の以降、セレクタ３６１はレジスタ３６
３の出力信号（Ａ）を出力し、セレクタ３６２はレジス
タ３６４の出力信号（Ｂ）を出力する。このため、レジ
スタ３６３は出力信号Ａを保持した状態になり、レジス
タ３６４は出力信号Ｂを保持した状態になる。

【００６３】なお、本発明の実施形態１によるコンピュ
ータシステムでは、図１に示すように、マスタ・プロセ
ッサ１０、チエッカ・プロセッサ２０、メモリ制御ユニ
ット４０および比較装置３０を、それぞれＣＰＵバス１
５，２５，３５によって接続しているが、この構成に限
定されるものではない。

【００６４】例えば、比較装置３０をメモリ制御ユニッ
ト４０のＣＰＵバスインターフェース部に内蔵して、マ
スタ・プロセッサ１０、チエッカ・プロセッサ２０とメ
モリ制御ユニット４０を、それぞれＣＰＵバス１５，２
５によって接続してもよいし、比較装置３０をチェッカ
・プロセッサ２０のＣＰＵバスインターフェース部に内
蔵して、マスタ・プロセッサ１０、チェッカ・プロセッ
サ２０、メモリ制御ユニット４０を、それぞれＣＰＵバ
ス１５，２５によって接続してもよい。

【００６５】以上、本実施形態によるコンピュータシス
テムでは、二重化したプロセッサのチエッカ側の動作を
Ｔｄ＝（０．５＋ｎ）クロックサイクルだけ遅らせ、比
較装置ではマスタ側の出力をＴｄだけ遅らせて、両プロ
セッサの出力を比較するので、電源ノイズ等に起因する
両プロセッサの同時誤まりをほぼ０に低減できるので、
二重化プロセッサの出力比較による誤り検出を確実に検
出でき、システムの信頼性を向上できる。

【００６６】また、遅延時間Ｔｄに、（０．５＋ｎ）ク
ロックサイクルの近傍範囲を持たせることが可能であ
る。ちなみに、近傍範囲を（±０．３３クロックサイク
ル）とすれば、遅延時間を持たない従来の場合に比べ、
同時誤りの発生をおよそ半分以下に低減できる。

【００６７】さらに、本実施形態のコンピュータシステ
ムでは、マスタ・プロセッサ１０の出力とメモリ制御ユ
ニット４０の出力が、それぞれ異なったバスによって比
較装置３０に入力されるので、比較装置３０は入力信号
を比較回路３３１に出力するか、チエッカ・プロセッサ
２０に送信するかの選択をする必要がない。このため、
比較装置の構成や論理が簡単になり信頼性が向上する。

【００６８】〔実施形態２〕次に、本発明の実施形態２
によるコンピュータシステムを説明する。

【００６９】図１０に、本実施形態によるコンピュータ
システムの構成図を示す。このコンピュータシステムは
マスタ・プロセッサ１０とメモリ制御ユニット４０を、
ＣＰＵバス１５によって直接接続している点が、図１に
示した実施形態１のコンピュータシステムと基本的に相
違している。このため、実施形態１のシステムに比べ
て、マスタ・プロセッサ１０によるメモリ５０や入出力
装置８０，９０へのアクセスが、比較装置３０を経由す
ることなく行なえる。

【００７０】本システムにおける比較装置３０はＣＰＵ
バス１５に接続され、チェッカ・プロセッサ２０と比較
装置３０はＣＰＵバス２５によって接続されている。し
たがって、マスタ・プロセッサ１０からメモリ制御ユニ
ット４０への出力を、ＣＰＵバス１５より受信して
（０．５＋ｎ）クロックサイクル遅延させ、ＣＰＵバス
２５より受信したチェッカ・プロセッサ２０の出力と比
較する。

【００７１】また、比較装置３０は、メモリ制御ユニッ
ト４０からマスタ・プロセッサ１０への出力をＣＰＵバ
ス１５より受信し、（０．５＋ｎ）クロック遅延させて
チェッカ・プロセッサ２０へ出力する。このため、チェ
ッカ・プロセッサ２０はマスタ・プロセッサ１０よりも
（０．５＋ｎ）クロック遅れて動作するとともに、マス
タ・プロセッサ１０よりも（０．５＋ｎ）クロック遅れ
てメモリ制御ユニット４０の出力を受信するので、チェ
ッカ・プロセッサ２０の動作の遅延は常に（０．５＋
ｎ）クロックサイクルになる。

【００７２】図１１に、本実施形態における比較装置の
実施例（実施例５と呼ぶ）を示す。実施例５による比較
装置３０は、ＣＰＵバス１５の信号を受信する受信バッ
ファ３２２と、受信バッファ３２２によりＣＰＵバス１
５から受信した信号がメモリ制御ユニット４０の出力信
号であれば、ＣＰＵバス２５に送信する送信バッファ３
２３と、ＣＰＵバス２５の出力信号を受信する受信バッ
ファ３２４を有している。

【００７３】さらに、受信バッファ３２２で受信したＣ
ＰＵバス１５の信号を（０．５＋ｎ）クロックサイクル
遅延させる遅延回路３１と、ＣＰＵバス１５の信号とＣ
ＰＵバス２５の信号を比較する比較回路３３１と、ＣＰ
Ｕバス１５の信号とＣＰＵバス２５の信号を比較回路３
３１で比較する前に、クロック１２０に同期させるレジ
スタ３１３および３１４と、比較回路３３１が出力する
不一致検出信号をクロック１２０に同期させるＲＳ型の
フリップ・フロップ３３２と、フリップ・フロップ３３
２が出力する不一致検出信号をクロック１１０に同期さ
せるフリップ・フロップ３３３と、入力信号３５３でオ
ン／オフするＡＮＤゲート３５４，３５５を有して構成
される。

【００７４】本実施例では、遅延時間を０．５クロック
サイクルにするために、遅延回路３１をクロック１２０
に同期するレジスタ３１１を用いている。なお、本実施
例の比較装置３０における遅延回路３１は、実施例１
（図４）の比較装置３０における遅延回路３１と遅延回
路３２の両方の機能を兼ねている。

【００７５】比較装置３０は、受信バッファ３２２で受
信したＣＰＵバス１５の信号がマスタ・プロセッサ１０
の出力信号であれば、受信したマスタ・プロセッサ１０
の出力信号をレジスタ３１１で０．５サイクル遅延さ
せ、入力信号３５３が１の状態のＡＮＤゲート３５４
と、レジスタ３１３を経由して比較回路３３１に入力す
るとともに、送信バッファ３２３を抑止して受信したマ
スタ・プロセッサ１０の出力信号がＣＰＵバス２５に出
力されないようにする。

【００７６】さらに、マスタ・プロセッサ１０の出力信
号より０．５クロック遅れているチェッカ・プロセッサ
２０の出力信号を受信バッファ３２４で受信して、入力
信号３５２が１となっているＡＮＤゲート３５５と、レ
ジスタ３１４を経由して比較回路３３１に入力する。

【００７７】比較回路３３１は、入力されたマスタ・プ
ロセッサ１０の出力信号とチェッカ・プロセッサ２０の
出力信号を、対応する信号毎に個々に比較し、全信号の
比較結果の論理和をとって不一致検出信号を生成する。
すなわち、入力された信号のうち１つでも不一致となれ
ば不一致検出信号が生成される。比較回路３３１が不一
致検出信号を出力すると、フリップ・フロップ３３２は
クロック１２０のタイミングで論理値１にセットされて
論理値１を出力し続ける。フリップ・フロップ３３３は
フリップ・フロップ３３２の出力をでクロック１１０に
同期させて不一致致検出信号３６としてバスインターフ
ェース６０に出力する。

【００７８】一方、比較装置３０は、受信バッファ３２
２で受信したＣＰＵバス１５の信号がメモリ制御ユニッ
ト４０の出力信号であれば、ＡＮＤゲート３５４，３５
５の入力信号３５３を０にして比較回路３３１への入力
を抑止するとともに、受信したメモリ制御ユニット４０
の出力信号をレジスタ３１１で０．５サイクル遅延さ
せ、送信バッファ３２３を経由してＣＰＵバス２５に出
力する。

【００７９】なお、ＡＮＤゲート３５４，３５５の入力
信号３５３を１にして、レジスタ３１１が出力するメモ
リ制御ユニット４０の出力信号を比較回路３３１に入力
するとともに、送信バッファ３２３によってＣＰＵバス
２５に出力した同信号を、受信バッファ３２４で再び受
信して比較回路３３１に入力して両者を比較することに
より、送信バッファ３２３、受信バッファ３２４、レジ
スタ３１３と３１４、およびＣＰＵバス２５の健全性を
チェックするようにしてもよい。

【００８０】図１２に、実施例６による比較装置の構成
図を示す。実施例６の比較装置３０は、遅延時間Ｔｄを
１．５クロックサイクルにするために、実施例５（図１
１）と同様の遅延回路３１のレジスタ３１１に、クロッ
ク１１０に同期するレジスタ３１７を直列に追加してい
る。

【００８１】このように、遅延回路３１に、クロック１
１０に同期させるレジスタを直列にｎ個追加することに
より、マスタ・プロセッサ１０に対するチェッカ・プロ
セッサ２０の遅延時間Ｔｄ＝（０．５＋ｎ）クロックサ
イクルを任意に設定できる。

【００８２】図１３に、実施例７による比較装置の構成
図を示す。実施例７の比較雄値３０は、ＣＰＵバス１５
とＣＰＵバス２５のアドレスまたはデータの比較を、そ
れらが有効である時にのみ比較を行う。

【００８３】このため、比較装置３０はレジスタ３１１
によってラッチしたＣＰＵバス１５の制御信号をデコー
ドし、アドレスまたはデータが有効であることを示す有
効信号３４２を生成するデコード回路３４１と、その有
効信号３４２とＣＰＵバス１５の制御信号との論理積を
とるＡＮＤゲート３５１と、受信バッファ３２４によっ
て受信したＣＰＵバス２５の制御信号をデコードし、ア
ドレスまたはデータが有効であることを示す有効信号３
４４を生成するデコード回路３４３と、その有効信号３
４４とＣＰＵバス２５の制御信号との論理積をとるＡＮ
Ｄゲート３５２を追加し、ＡＮＤゲート３５１の出力を
レジスタ３１３に、ＡＮＤゲート３５２の出力をレジス
タ３１４に入力する。

【００８４】ここで、ＣＰＵバス１５およびＣＰＵバス
２５のアドレスまたはデータが有効である時は、有効信
号３４２と有効信号３４４はそれぞれ論理値が１となる
ので、ＡＮＤゲート３５１，３５２の出力は制御信号の
アドレスまたはデータの論理値と一致し、比較回路３３
１によるアドレスまたはデータの比較が実行される。

【００８５】逆に、ＣＰＵバス１５およびＣＰＵバス２
５の制御信号のアドレスまたはデータが有効でない時
は、有効信号３４２，３４４は論理値が０となるので、
ＡＮＤゲート３５１，３５２の出力は論理値０となり、
比較回路３３１によるアドレスまたはデータの比較は実
行されない。

【００８６】図１４に、実施例８による比較装置の構成
図を示す。実施例８の比較雄値３０は、不一致が検出さ
れたＣＰＵバス１５およびＣＰＵバス２５の信号の状態
を保持する。

【００８７】このため、レジスタ３１３が出力するＣＰ
Ｕバス１５の信号をクロック１２０に同期して保持する
ためのレジスタ３６３と、レジスタ３１４が出力するＣ
ＰＵバス２５の信号をクロック１２０に同期して保持す
るためのレジスタ３６４と、レジスタ３１３の出力また
はレジスタ３６３の出力を選択してレジスタ３６３に入
力するセレクタ３６１と、レジスタ３１４の出力または
レジスタ３６４の出力を選択してレジスタ３６４に入力
するセレクタ３６２を追加する。

【００８８】フリップ・フロップ３３２の出力の論理値
が０、すなわちＣＰＵバス１５とＣＰＵバス２５の出力
が一致している間は、セレクタ３６１はレジスタ３１３
の出力を選択してレジスタ３６３に入力し、同様にセレ
クタ３６２はレジスタ３１４の出力を選択してレジスタ
３６３に入力する。したがってレジスタ３６３はＣＰＵ
バス１５の信号の最新の論理値に更新され、レジスタ３
６４はＣＰＵバス２５の信号の最新の論理値に更新され
る。

【００８９】フリップ・フロップ３３２の出力の論理値
が１、すなわちＣＰＵバス１５とＣＰＵバス２５の出力
が不一致となった場合、セレクタ３６１はレジスタ３６
３の出力を選択してレジスタ３６３に入力し、同様にセ
レクタ３６２はレジスタ３６４の出力を選択してレジス
タ３６３に入力する。したがってレジスタ３６３は不一
致の発生したＣＰＵバス１５の信号を保持し、レジスタ
３６４は不一致の発生したＣＰＵバス２５の信号を保持
する。これにより、障害割り込みによる自己診断におい
て、マスタ・プロセッサ１０はレジスタ３６３、チエッ
カ・プロセッサ２０はレジスタ３６４を読み出して誤り
発生の原因を特定することができる。

【００９０】以上、本実施形態によるコンピュータシス
テムによれば、二重化したプロセッサのうちチエッカ側
の動作を、（０．５＋ｎ）クロックサイクルないし近傍
範囲（±０．３３クロックサイクル）の一定時間Ｔｄだ
け遅らせ、比較装置ではマスタ側の出力をＴｄだけ遅ら
せて両プロセッサの出力を比較するので、電源ノイズ等
に起因する両プロセッサの同時の誤動作を大幅に低減で
き、二重化プロセッサの出力比較による誤り検出の精度
を向上できる。

【００９１】また、本実施形態のコンピュータシステム
では、マスタ・プロセッサとメモリ制御ユニットがプロ
セッサバスによって直接接続されているので、プロセッ
サからメモリまたは入出力装置へのアクセス時間を短縮
でき、システムの処理性を向上できる。

【００９２】

【発明の効果】本発明によれば、所定の演算処理を行う
マスタ・プロセッサと、マスタ・プロセッサと同一周波
数のクロックで動作して同じ演算処理をマスタ・プロセ
ッサよりも任意の整数クロックサイクル＋０．５クロッ
クサイクルの一定時間だけ遅れて動作するチェッカ・プ
ロセッサを用いて演算処理を実行するとともに、マスタ
・プロセッサの出力信号を前記一定時間だけ遅らせてチ
ェッカ・プロセッサの出力信号と比較することにより、
多重誤りおよび同一誤りは殆ど発生しなくなる。これに
より、二重化プロセッサの出力比較によるプロセッサ誤
り検出を確実に実行できる。

【００９３】また、遅延の時間を前記一定時間の近傍範
囲、即ち±０．３３クロックサイクル以内とすること
で、多重誤りおよび同一誤りの発生率を従来技術の半分
以下に低減できる。

【図面の簡単な説明】

【図１】本発明の実施形態１によるコンピュータシステ
ムの構成図。

【図２】クロック装置の構成図。

【図３】リセット装置の構成図。

【図４】本発明にかかる比較装置の実施例１による構成
図。

【図５】実施例１による比較装置の動作のタイミング
図。

【図６】実施例２による比較装置の構成図。

【図７】実施例３による比較装置の構成図。

【図８】実施例４による比較装置の構成図。

【図９】実施例４による比較装置の動作のタイミング
図。

【図１０】本発明の実施形態２によるコンピュータシス
テムの構成図。

【図１１】実施例５による比較装置の構成図。

【図１２】実施例６による比較装置の構成図。

【図１３】実施例７による比較装置の構成図。

【図１４】実施例８による比較装置の構成図。

【図１５】同時誤りの実験結果を示すグラフ。

【図１６】同時誤りの発生の一例を示す説明図。

【符号の説明】

１０…マスタ・プロセッサ、２０…チェッカ・プロセッ
サ、１５，２５，３５…ＣＰＵバス、３０…比較装置、
３１，３２…遅延回路、３１１，３１２，３１３，３１
４，３１５，３１６，３１７，３１８…レジスタ、３２
１，３２３，３２６…送信バッファ、３２２，３２４，
３２５…受信バッファ、３３１…比較回路、３３２，３
３３…フリップ・フロップ、３４１，３４３…デコード
回路、３５１，３５２，３５４，３５５…ＡＮＤゲー
ト、３６１，３６２…セレクタ、３６３，３６４…レジ
スタ、３６…不一致検出信号、４０…メモリ制御ユニッ
ト、５０…メモリ、６０…バスインターフェース、７０
…システムバス、８０，９０…入出力装置、１００…ク
ロック装置、１０２…フリップ・フロップ、１１０，１
２０…クロック、２００…リセット装置、２０２，２０
３，２０５…フリップ・フロップ、２０４…遅延回路、
２１０，２２０…リセット信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 伸一朗 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 宮崎 直人 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 佐藤 美道 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 宮崎 義弘 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 同一周波数のクロックで動作して同じ演
   算処理を行う２つのプロセッサの出力信号を比較して、
   一方のプロセッサの演算や出力の処理誤りを検出するプ
   ロセッサ出力比較方法において、 一方のプロセッサに対し、他方のプロセッサの動作を
   ［０．５＋ｎ］クロックサイクル（ここで、ｎは０以上
   の任意の整数）ないしその近傍範囲△ｔを含む一定時間
   Ｔｄだけ遅延し、また、前記一方のプロセッサの出力信
   号を前記一定時間Ｔｄだけ遅延して前記他方のプロセッ
   サの出力信号と比較することを特徴とするプロセッサ出
   力比較方法。
2. 【請求項２】 請求項１において、 前記近傍範囲△ｔは、その上下限が±０．３３クロック
   サイクル又は、前記一定時間Ｔｄが０の場合に発生する
   多重誤りが１／２以下になる範囲とするプロセッサ出力
   比較方法。
3. 【請求項３】 所定の演算処理を行うマスタ・プロセッ
   サと、マスタ・プロセッサと同一周波数のクロックで動
   作して前記演算処理を行うチェッカ・プロセッサと、マ
   スタ・プロセッサとチェッカ・プロセッサにクロックを
   供給するクロック装置と、マスタ・プロセッサとチェッ
   カ・プロセッサの出力信号を受信して比較する比較装置
   と、共有資源を備えるコンピュータシステムにおいて、 マスタ・プロセッサと前記比較装置はマスタ・プロセッ
   サバス、チェッカ・プロセッサと前記比較装置はチェッ
   カ・プロセッサバス、前記比較装置と前記共有資源は第
   ３のバスによってそれぞれ接続され、 前記クロック装置は、マスタ・プロセッサへ供給するク
   ロックに対し、チェッカ・プロセッサへのクロックを
   ［０．５＋ｎ］クロックサイクル（ｎは０以上の任意の
   整数）ないしその近傍範囲を含む一定時間だけ遅れて供
   給するクロック遅延回路を備え、 前記比較装置は、前記マスタ・プロセッサバスから受信
   したマスタ・プロセッサの出力信号を前記一定時間だけ
   遅延する第１遅延回路と、前記一定時間だけ遅延したマ
   スタ・プロセッサの出力信号と前記チェッカ・プロセッ
   サバスから受信したチェッカ・プロセッサの出力信号を
   比較する比較回路と、前記第３のバスから受信した前記
   共有資源の出力信号を前記マスタ・プロセッサバスと前
   記チェッカ・プロセッサバスの双方に出力する時に、前
   記チェッカ・プロセッサバスへの出力を前記一定時間だ
   け遅らせる第２遅延回路を備えることを特徴とするコン
   ピュータシステム。
4. 【請求項４】 所定の演算処理を行うマスタ・プロセッ
   サと、マスタ・プロセッサと同一周波数のクロックで動
   作して前記演算処理を行うチェッカ・プロセッサと、マ
   スタ・プロセッサとチェッカ・プロセッサにクロックを
   供給するクロック装置と、マスタ・プロセッサとチェッ
   カ・プロセッサの出力信号を受信して比較する比較装置
   と、共有資源を備えるコンピュータシステムにおいて、 マスタ・プロセッサと前記共有資源と前記比較装置はマ
   スタ・プロセッサバス、チェッカ・プロセッサと前記比
   較装置はチェッカ・プロセッサバスによってそれぞれ接
   続され、 前記クロック装置は、マスタ・プロセッサへ供給するク
   ロックに対し、チェッカ・プロセッサへのクロックを
   ［０．５＋ｎ］クロックサイクル（ｎは０以上の任意の
   整数）ないしその近傍範囲を含む一定時間だけ遅れて供
   給するクロック遅延回路を備え、 前記比較装置は、前記マスタ・プロセッサバスから受信
   した信号を前記一定時間だけ遅らせる信号遅延回路と、
   チェッカ・プロセッサの出力信号と前記一定時間だけ遅
   延したマスタ・プロセッサの出力信号を比較する比較回
   路と、前記信号遅延回路の出力信号が前記共有資源の出
   力信号の場合に前記チェッカ・プロセッサバスに出力す
   る選択回路を備えることを特徴とするコンピュータシス
   テム。
5. 【請求項５】 請求項３または４において、 マスタ・プロセッサのリセットを解除する第１リセット
   信号と、該第１リセット信号より前記一定時間だけ遅延
   してチェッカ・プロセッサのリセットを解除する第２リ
   セット信号を出力するリセット装置を備えるコンピュー
   タシステム。
6. 【請求項６】 請求項３または４または５において、 マスタ・プロセッサ及びチェッカ・プロセッサの出力信
   号はアドレス信号とデータ信号と制御信号を含み、 前記比較装置は、受信した制御信号を監視して、受信し
   たアドレス信号またはデータ信号が有効であることを確
   認して前記比較回路に有効信号を通知するバス監視回路
   を備え、前記比較回路は前記バス監視回路から前記有効
   信号の通知を受けた時のみ、アドレス信号またはデータ
   信号を比較することを特徴とするコンピュータシステ
   ム。
7. 【請求項７】 請求項３乃至６のいずれか１項におい
   て、 前記比較装置は、前記マスタ・プロセッサバスから受信
   したマスタ・プロセッサの出力信号を格納する第１レジ
   スタと、前記チェッカ・プロセッサバスから受信したチ
   ェッカ・プロセッサの出力信号を格納する第２レジスタ
   とを備え、 前記比較回路が不一致を検出した場合に、不一致が生じ
   たマスタ・プロセッサの出力信号とチェッカ・プロセッ
   サの出力信号をそれぞれ第１レジスタと第２レジスタに
   保持することを特徴とするコンピュータシステム。
8. 【請求項８】 請求項３乃至７のいずれか１項におい
   て、 前記共有資源は、前記マスタ・プロセッサのアクセスを
   制御するメモリ制御ユニットと、メモリと、バスインタ
   ーフェースおよびシステムバスを介して前記メモリ制御
   ユニットに接続される入出力装置を含み、 前記比較回路が不一致を検出した場合に、前記バスイン
   ターフェースを制御して、不一致が生じたマスタ・プロ
   セッサの出力信号を抑制するコンピュータシステム。