JPS6375956A - バスインタフエ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バスを介したデータの入出力動作におけるイ
ンタフェース回路に関し、特にバス上のデータ競合の検
出が可能なバスインタフェース回路に関する。

〔従来の技術〕

従来、バスインタフェース回路としては、第５図に示す
ような回路が広く使用されている。第５図の回路は、論
理回路からの出力をデータ入力端子２０２を介して３ス
テートバク７ア７の入力とし、出力イネプル端子２０４
からの出力イネブル信号により、３ステートバッファ７
のゲートを開き、バス接続端子２０５全通してバスに論
理回路の出力を出力する出力動作と、バス接続端子２０
５からの入力を、入力バッ７ア８を介し、データ出力端
子２０３全通して論理回路の入力とする入力動作を行な
う。

第６図は、第５図の従来のバスインタフェース回路２０
１を使用した一般的な回路構成を示したもので、第１．
第２．第３の回路ユニット３０１゜３０２．３０３内部
にそれぞれ第１．第２．第３のバスインタフェース回路
３０５，３０６，３０８　を使用し、バス３００を介し
てデータの入出力動作を行なうものである。第１．第２
．第３のバスインターフェース回路３０５，３０６，３
０８は、それぞれ第１．　Ｗ、２．第３の論理回路３０
４，３０７゜３０９とのインタフェースを行ない、バス
への出力イネプル信号３１１　ａ、　３１　ｌ　ｂ、　
３１１　ｃ　　は、コントロール回路３１０から供給さ
れる。第６図の回路で、例えば、第１の回路ユニッ）３
０ｉから、第３の回路ユニット３０３ヘデータを転送す
る場合、コントロール回路３１０から、第１の出力イネ
ーブル信号３１１ａ　をアクティブ、第２゜第３の出力
イネーブル信号３１１ｂ、３１１ｃをインアクティブと
することで、第１の論理回路３０４の出力信号は、第１
のバスインタフェース回路３０５を介してバスに出力さ
れる。このバス上の信号を第３のバスインタフェース回
路３０８を介して第３の論理回路３０９に入カブること
によｐ目的の動作をする。なお、通常、バスを介した論
理回路では、：ａ数ビット’４−データの電位とし、回
路ユニットも３個とは限らないが、説明の都合上、第６
図では簡略化した回路を示しておる。

〔発明が解決しようとする問題点〕

上述した、第６図の従来例の応用回路では、各バスイン
タフェース回路３０５，３０６，３０８へのイネプル信
号が単一のコントロール回路３１０から与えられ、完全
に同期した動作をするが、例えば、各回路ユニットが異
なるクロックを基本に調歩同期的に動作する場合には、
出力イネプル信号も調歩同期的に与えられ、調歩同期が
安定していない状態では、複数の出力イネプル信号が同
時にアクティブとなシ、バス上で異なるデータがぶつか
りろう、いわゆるバス競合が発生する場合がある。また
、故障により、おるバスインタフェース回路の出力がイ
ネプルになう続ける、あるいはバス自体の配縁が他の配
緑と短絡する等の不具合が生じた場合にも、バス競合が
発生する。ここで従来のバスインタフェース回路２０１
では、バス競合を検出する手段がないため、バス競合が
発生しても処理を継続し、結果的に娯動作となる上に、
バス競合の発生した時点が不明なため、不具合の対策が
困難となる。

本発明は、この点に注目し、バス競合の検出が可能なバ
スインタフェース回路を提案するものである。

〔問題点を解決するための手段〕

一般に、バス競合が発生した場合、回路がＧＮＬ）と、
ＶＤＤ　　なる電位間の論理振幅で動作しているものと
すると、バスの電位は、ＧＮＤ　′Ｆ！を位と、ＶＤＤ
Ｘ位間の、ある中間電位となる。たたし、バス自体がｓ
　ＶＤＤラインまたはＧＮＤラインと短絡している場合
には、ＶＤＤ　　ラインと、ＧＮＤラインのラインイン
ピーダンスは極めて低いため、いずれかの電位に固定と
なる。本発明は、これらのバス競合を検出するため、３
ステートバッファ７の入力と、出力における論理値を比
較する目的で、入力論理スレッショルド電圧の低い第１
の入力バッファ９と、入力論理スレッショルド電圧の高
い第２の入力バッ７ア１０と、これらの出力を一方の入
力とし、他方の入力を３ステートバッファ７０入力とす
る第１および第２の排他的論理和回路１１．１２　　と
、この第１．第２の排他的論理和の出力を入力とするＯ
Ｒゲート１３と、このＯＲゲート１３の出力を、３ステ
ートバク７ア７の出力イネプル信号がアクティブとなっ
たとき記憶するラッチ１４を有している。

上述した従来のバスインタフェース回路に対し、本発明
は第１．第２の入力バッ７ア９．ｌＯ１第１、＠２の排
他的論理和ゲート１１，１２、ＯＲ回路１３ラクチ１４
を追加することによプ、バス競合の検出を可能とする独
創的内容を有する。

〔実施例〕

第１図は本発明のバスインタフェース回路ｌの実施例を
示すものである。第５図の従来例と比較して、データ入
力端子２、データ出力端子３、出力イネプル信号４、バ
ス接続端子６．３ステートバッファ７、第１の入力バッ
７ア８は、それぞれデータ入力端子２０２データ出力端
子２０３、出力イネプル信号２０４、バス接続端子２０
５．３ステートバッファ７、入力バッ７ア８に対応し、
共通な構成要件であるが、本発明のバスインタフェース
回路１では、さらに第２．第３の入力バッファ９，１０
、第１．第２の排他的論理和ゲート１１．１２　０Ｒ回
路１３、ラッチ１４ｔ″含んでいる。ここで、第２の入
力バッ７ア９は、入力電圧スレッシ茸ルドが、通常め入
力バッ７アの入力電圧スレッシ璽ルドＶＤＤ〆２よシも
低い電位となるように設定され、第３０入カバツ７ア１
００入力電圧スレツシ、ルドはＶ　ＤＤ　、Ｊ’　２よ
〕も高く設定されている。第２図は、この様子を示すも
ので、通常の入力バッ７ア、たとえば第１の入力バツ７
ア８の直流伝達特性は実線人のように、第２の入力バッ
７ア９、＄３の入力バツ７ア１０の直流伝達特性りそれ
ぞれ破線Ｂ、　Ｃのような特性を有する。

入力電圧スレッシ璽ルドｔ　Ｖ　ＤＤ〆２に対してシフ
トする方法としては、例えば第３図（ａ）、　（ｂ）の
ような回路例が挙げられる。

第３図（ａ）、　（ｂは、０Ｍ０８回路を仮定したもの
で、インバータのＰｃｈ）ランジスタとＮｃｈ　）ラン
ジスタの電流増幅率をβＰ、βＮ　としたとき、Ｉｐｌ
βＮを１に対して極端に小さく、あるいは大きくした場
合、インバータの入力電圧スレツシッルドがＶ　ＤＤ　
／２　　に対して小さく、するいは大きくなることを利
用したものでおる。さらに入力電圧スレッシ首ルドを正
確に決定できる回路例としては、入カバソファとして電
圧コンパレータを使用する方法などが挙げられるが、入
力電圧スレッシ四ルドをシフトさせる方法自体が本願の
目的ではないので、詳細な説明は省略する。

次に、第１図の本発明のバスインタフェース回路を第４
図に示す回路に応用した場合の動作の説明をする。第４
図の応用回路は、第６図の従来例の応用回路とほぼ等価
であるが、第１．第２１第３のバスインタフェース回路
カラ、コントロール回路１１０にバス競合検出信号１１
２ａ、１１２ｂ。

１１２Ｃが出力される点が異なる。ここで、第１のバス
インタフェース回路１０５の内部回路は、第１図の回路
素子がそのまま使用されているものとする。

今、第１の論理回路１０４の出力は、第１のバスインタ
フェース回路１０５のデータ入力端子２を通して、３ス
テートバッファ７の入力に１１”として印加さノしてい
るものとする。この状態でコントロール回路１１０から
、出力イネプル信号１１１ａがアクティブとなると、３
ステートバッファ７は、バス接続端子６を介して、バス
１００に”１″　の論理レベル、すなわちＶＤＤ　　Ｏ
ｔ位を出力する。ただし、本願では、すべて正論理とす
る。この状態で、非同期動作、あるいは故１ＤＫよシ、
第２のバスインタフェース回路１０６、　もしくは、第
３のバスインタフェース回Ｍ１０８内ｉ１Ｓの３ステー
トバッファが開き、′″０”　の論理レベルを出力しよ
うとすると、バス競合が発生し、バス１００の電位は、
たとえは第２図の破線りのようにＶＤＤ　　の電位よシ
も下がった値となる。これによ）、第１のバスインタフ
ェース回路１０５内の各ゲートの論理は次のように決ま
る。

第１の入力バッ７ア９出力＝６１″、第２０入カバツ７
ア１０出力＝″Ｏｎ％　第１の排他的論理和１１出力＝
″′０″、　第２の排他的論理和１２出力＝“１″、　
ＯＲゲート１３出力＝″′１″さらに、出力イネプル信
号１１１ａは出力イネプル端子４を介して、ラッテ１４
のストローブ信号としても与えられるため、ラッチ１４
の出力、すなわちバス魁合検出端子に１″　が出力され
、バス競合が発失したことが検出さｎる。このように本
発明では、３ステートバツンア７がバス１００にデータ
を出力する時点で、３ステートバッファ７の入力の論理
と、第１の入力バッ７ア９の出力および第２の入力バッ
７アｌＯの出力の論理とを、七れぞれ第１および第２の
排他的論理和ゲート１１．１２　　で比較し、いずれか
一方でも一致しない場合は、ＯＲゲート１３、ラッチ１
４を介してバス競合検出信号として出力するものである
。次に他の動作例として、３ステートバッファ７が論理
”Ｏ″　　をバス１００に出力する時点でバス１００自
体がＶＤＤラインに短絡している場合を考えると、ＶＤ
Ｄラインのラインインピーダンスは極めて低いので、各
ゲートの論理は次のようになる。

第１の入力バッファ９出力＝″１”、第２の入力バク７
ア１０出力＝”１″　　第１の排他的論理和１１出力＝
″′１″、第２の排他的論理和１２出力＝″１″、　Ｏ
Ｒゲート１３出力＝″ｌ”、　ラッチ１４出力＝″１１
” すなわち、この場合もバス競合検出信号が１１”となる
。なお、バス競合のない場合には、３ステートハツ７ア
７の入力の論理と、第１および第２の入力バッファ９．
１０の出力の論理はすべて一致するので、第１および第
２の排他的論理和ゲー）１１，１２、ＯＲ回路１３、ラ
ッチ１４の出力は、すべて′Ｏｎ　となシ、バス競合検
出信号は０″となる。

第７図は本発明の実施例２の回路であり、第２゜第３の
入力バク７ア９，１０　として電圧コンパレータを使用
した例である。この場合、入力電圧スレッシ首ルドは、
基準電圧源４００，４０１により正確に決定できる。

〔発明の効果〕

以上説明したように本発明は３ステードバツ７ア７の出
力と、第１および第２の入力バク７ア９゜１０の出力の
論理を３ステードバツ７ア７のゲートが開いている時点
で比較することによりバス競合の状態で検出でき、この
検出信号Ｉ　１２　ａ、　１１２ｂ。

１１２ｃをコントロール回路１１０に入力することによ
り、バス競合時の様々な処理手段に応用できる。たとえ
ば、コントロール回路１１０がＣＰＵ等のシーケンス制
御が可能な回路により構成されているならば、バス競合
が検出された時点で、ＣＰＵに対して割込みを発生させ
、再度データ転送をやシ直す、さらにバス競合が検出さ
れた場合には警報を発生する等の処理も可能である。ま
た、バス競合が発生した時点は、必らず、コントロール
回路１１０により、ある回路ユニットの３ステートバッ
ファを開けた時点と一致するので、故障箇所の発見に有
効である。

【図面の簡単な説明】

第１図は本発明の実施例を示す図、第２図は第１図の入
力バッファの直流伝達特性を示す図、第３図は第１図の
入力バク７ア９．ｌＯの回路例の図、第４図は第１図の
回路の応用例の図、第５図は従来の回路例の図、第６図
は第５図の回路の応用例を示す図である。第７図は本発
明の他の実施例の回路図である。 代理人　弁理士　　内　原　　　雷、’　−＝、！、：
＼。 ♂Ｆ　　２　　巳 ＄　５　回

Claims (1)

【特許請求の範囲】
1. 論理回路の出力を入力とし、出力制御回路の出力をゲー
   ト入力とし、出力をバスに接続した３ステートバッファ
   と、バスに入力を接続し、前記論理回路の入力へ出力を
   接続した第１の入力バッファと、バスに入力を接続した
   、低いスレッショルド電圧特性を有する第２の入力バッ
   ファと、バスに入力を接続した、高いスレッショルド電
   圧特性を有する第３の入力バッファと、前記３ステート
   バッファの入力と一方の入力を共通接続し、他方の入力
   を第２の入力バッファ出力に接続した第１の排他的論理
   和ゲートと、前記３ステートバッファの入力と一方の入
   力を共通接続し、他方の入力を第３の入力バッファ出力
   に接続した第２の排他的論理和ゲートと、一方の入力を
   第１の排他的論理和ゲート出力に接続し、他方の入力を
   第２の排他的論理和ゲート出力に接続したＯＲゲートと
   、データ入力を該ＯＲゲート出力に接続し、ストローブ
   入力を前記３ステートバッファのゲート入力と共通接続
   し、出力をバス競合検出出力に接続したラッチにより構
   成されるバスインタフェース回路。