JPH0535892B2 - - Google Patents
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- JPH0535892B2 JPH0535892B2 JP61221096A JP22109686A JPH0535892B2 JP H0535892 B2 JPH0535892 B2 JP H0535892B2 JP 61221096 A JP61221096 A JP 61221096A JP 22109686 A JP22109686 A JP 22109686A JP H0535892 B2 JPH0535892 B2 JP H0535892B2
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- 239000000872 buffer Substances 0.000 claims description 51
- 238000001514 detection method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バスを介したデータの入出力動作に
おけるインタフエース回路に関し、特にバス上の
データ競合の検出が可能なバスインタフエース回
路に関する。
おけるインタフエース回路に関し、特にバス上の
データ競合の検出が可能なバスインタフエース回
路に関する。
従来、バスインタフエース回路としては、第５
図に示すような回路が広く使用されている。第５
図の回路は、論理回路からの出力をデータ入力端
子２０２を介して３ステートバツフア７の入力と
し、出力イネブル端子２０４からの出力イネブル
信号により、３ステートバツフア７のゲートを開
き、バス接続端子２０５を通してバスに論理回路
の出力を出力する出力動作と、バス接続端子２０
５からの入力を、入力バツフア８を介し、データ
出力端子２０３を通して論理回路の入力とする入
力動作を行なう。
図に示すような回路が広く使用されている。第５
図の回路は、論理回路からの出力をデータ入力端
子２０２を介して３ステートバツフア７の入力と
し、出力イネブル端子２０４からの出力イネブル
信号により、３ステートバツフア７のゲートを開
き、バス接続端子２０５を通してバスに論理回路
の出力を出力する出力動作と、バス接続端子２０
５からの入力を、入力バツフア８を介し、データ
出力端子２０３を通して論理回路の入力とする入
力動作を行なう。
第６図は、第５図の従来のバスインタフエース
回路２０１を使用した一般的な回路構成を示した
もので、第１、第２、第３の回路ユニツト３０
１，３０２，３０３内部にそれぞれ第１、第２、
第３のバスインタフエース回路３０５，３０６，
３０８を使用し、バス３００を介してデータの入
出力動作を行なうものである。第１、第２、第３
のバスインターフエース回路３０５，３０６，３
０８は、それぞれ第１、第２、第３の論理回路３
０４，３０７，３０９とのインタフエースを行な
い、バスへの出力イネブル信号３１１ａ，３１１
ｂ，３１１ｃは、コントロール回路３１０から供
給される。第６図の回路で、例えば、第１の回路
ユニツト３０１から、第３の回路ユニツト３０３
へデータを転送する場合、コントロール回路３１
０から、第１の出力イネーブル信号３１１ａをア
クテイブ、第２、第３の出力イネーブル信号３１
１ｂ，３１１ｃをインアクテイブとすることで、
第１の論理回路３０４の出力信号は、第１のバス
インタフエース回路３０５を介してバスに出力さ
れる。このバス上の信号を第３のバスインタフエ
ース回路３０８を介して第３の論理回路３０９に
入力することにより目的の動作をする。なお、通
常、バスを介した論理回路では、複数ビツトをデ
ータの単位とし、回路ユニツトも３個とは限らな
いが、説明の都合上、第６図では簡略化した回路
を示してある。
回路２０１を使用した一般的な回路構成を示した
もので、第１、第２、第３の回路ユニツト３０
１，３０２，３０３内部にそれぞれ第１、第２、
第３のバスインタフエース回路３０５，３０６，
３０８を使用し、バス３００を介してデータの入
出力動作を行なうものである。第１、第２、第３
のバスインターフエース回路３０５，３０６，３
０８は、それぞれ第１、第２、第３の論理回路３
０４，３０７，３０９とのインタフエースを行な
い、バスへの出力イネブル信号３１１ａ，３１１
ｂ，３１１ｃは、コントロール回路３１０から供
給される。第６図の回路で、例えば、第１の回路
ユニツト３０１から、第３の回路ユニツト３０３
へデータを転送する場合、コントロール回路３１
０から、第１の出力イネーブル信号３１１ａをア
クテイブ、第２、第３の出力イネーブル信号３１
１ｂ，３１１ｃをインアクテイブとすることで、
第１の論理回路３０４の出力信号は、第１のバス
インタフエース回路３０５を介してバスに出力さ
れる。このバス上の信号を第３のバスインタフエ
ース回路３０８を介して第３の論理回路３０９に
入力することにより目的の動作をする。なお、通
常、バスを介した論理回路では、複数ビツトをデ
ータの単位とし、回路ユニツトも３個とは限らな
いが、説明の都合上、第６図では簡略化した回路
を示してある。
上述した、第６図の従来例の応用回路では、各
バスインタフエース回路３０５，３０６，３０８
へのイネブル信号が単一のコントロール回路３１
０から与えられ、完全に同期した動作をするが、
例えば、各回路ユニツトが異なるクロツクを基本
に調歩同期的に動作する場合には、出力イネブル
信号も調歩同期的に与えられ、調歩同期が安定し
ていない状態では、複数の出力イネブル信号が同
時にアクテイブとなり、バス上で異なるデータが
ぶつかりあう、いわゆるバス競合が発生する場合
がある。また、故障により、あるバスインタフエ
ース回路の出力がイネブルになり続ける、あるい
はバス自体の配線が他の配線と短絡する等の不具
合が生じた場合にも、バス競合が発生する。ここ
で従来のバスインタフエース回路２０１では、バ
ス競合を検出する手段がないため、バス競合が発
生しても処理を継続し、結果的に誤動作となる上
に、バス競合の発生した時点が不明なため、不具
合の対策が困難となる。
バスインタフエース回路３０５，３０６，３０８
へのイネブル信号が単一のコントロール回路３１
０から与えられ、完全に同期した動作をするが、
例えば、各回路ユニツトが異なるクロツクを基本
に調歩同期的に動作する場合には、出力イネブル
信号も調歩同期的に与えられ、調歩同期が安定し
ていない状態では、複数の出力イネブル信号が同
時にアクテイブとなり、バス上で異なるデータが
ぶつかりあう、いわゆるバス競合が発生する場合
がある。また、故障により、あるバスインタフエ
ース回路の出力がイネブルになり続ける、あるい
はバス自体の配線が他の配線と短絡する等の不具
合が生じた場合にも、バス競合が発生する。ここ
で従来のバスインタフエース回路２０１では、バ
ス競合を検出する手段がないため、バス競合が発
生しても処理を継続し、結果的に誤動作となる上
に、バス競合の発生した時点が不明なため、不具
合の対策が困難となる。
本発明は、この点に注目し、バス競合の検出が
可能なバスインタフエース回路を提案するもので
ある。
可能なバスインタフエース回路を提案するもので
ある。
一般に、バス競合が発生した場合、回路が
GNDと、VDDなる電位間の論理振幅で動作してい
るものとすると、バスの電位は、GND電位と、
VDD電位間の、ある中間電位となる。ただし、バ
ス自体が、VDDラインと、GNDラインと短絡して
いる場合には、VDDラインと、GNDラインのライ
ンインピーダンスは極めて低いため、いずれかの
電位に固定となる。本発明は、これらのバス競合
を検出するため、３ステートバツフア７の入力
と、出力における論理値を比較する目的で、入力
論理スレツシヨルド電圧の低い第１の入力バツフ
ア９と、入力論理スレツシヨルド電圧の高い第２
の入力バツフア１０と、これらの出力を一方の入
力とし、他方の入力を３ステートバツフア７の入
力とする第１および第２の排他的論理和回路１
１，１２と、この第１、第２の排他的論理和の出
力を入力とするORゲート１３と、このORゲー
ト１３の出力を、３ステートバツフア７の出力イ
ネブル信号がアクテイブとなつたとき記憶するラ
ツチ１４を有している。
GNDと、VDDなる電位間の論理振幅で動作してい
るものとすると、バスの電位は、GND電位と、
VDD電位間の、ある中間電位となる。ただし、バ
ス自体が、VDDラインと、GNDラインと短絡して
いる場合には、VDDラインと、GNDラインのライ
ンインピーダンスは極めて低いため、いずれかの
電位に固定となる。本発明は、これらのバス競合
を検出するため、３ステートバツフア７の入力
と、出力における論理値を比較する目的で、入力
論理スレツシヨルド電圧の低い第１の入力バツフ
ア９と、入力論理スレツシヨルド電圧の高い第２
の入力バツフア１０と、これらの出力を一方の入
力とし、他方の入力を３ステートバツフア７の入
力とする第１および第２の排他的論理和回路１
１，１２と、この第１、第２の排他的論理和の出
力を入力とするORゲート１３と、このORゲー
ト１３の出力を、３ステートバツフア７の出力イ
ネブル信号がアクテイブとなつたとき記憶するラ
ツチ１４を有している。
上述した従来のバスインタフエース回路に対
し、本発明は第１、第２の入力バツフア９，１
０、第１、第２の排他的論理和ゲート１１，１
２、OR回路１３ラツチ１４を追加することによ
り、バス競合の検出を可能とする独創的内容を有
する。
し、本発明は第１、第２の入力バツフア９，１
０、第１、第２の排他的論理和ゲート１１，１
２、OR回路１３ラツチ１４を追加することによ
り、バス競合の検出を可能とする独創的内容を有
する。
第１図は本発明のバスインタフエース回路１の
実施例を示すものである。第５図の従来例と比較
して、データ入力端子２、データ出力端子３、出
力イネブル信号４、バス接続端子６、３ステート
バツフア７、第１の入力バツフア８は、それぞれ
データ入力端子２０２データ出力端子２０３、出
力イネブル信号２０４、バス接続端子２０５、３
ステートバツフア７、入力バツフア８に対応し、
共通な構成要件であるが、本発明のバスインタフ
エース回路１では、さらに第２、第３の入力バツ
フア９，１０、第１、第２の排他的論理和ゲート
１１，１２OR回路１３、ラツチ１４を含んでい
る。ここで、第２の入力バツフア９は、入力電圧
スレツシヨルドが、通常の入力バツフアの入力電
圧スレツシヨルドVDD／２よりも低い電位となる
ように設定され、第３の入力バツフア１０の入力
電圧スレツシヨルドはVDD／２よりも高く設定さ
れている。第２図は、この様子を示すもので、通
常の入力バツフア、たとえば第１のバツフア８の
直流伝達特性は実線Ａのように、第２の入力バツ
フア９、第３の入力バツフア１０の直流伝達特性
はそれぞれ破線Ｂ，Ｃのような特性を有する。入
力電圧スレツシヨルドをVDD／２に対してシフト
する方法としては、例えば第３図ａ，ｂのような
回路例が挙げられる。
実施例を示すものである。第５図の従来例と比較
して、データ入力端子２、データ出力端子３、出
力イネブル信号４、バス接続端子６、３ステート
バツフア７、第１の入力バツフア８は、それぞれ
データ入力端子２０２データ出力端子２０３、出
力イネブル信号２０４、バス接続端子２０５、３
ステートバツフア７、入力バツフア８に対応し、
共通な構成要件であるが、本発明のバスインタフ
エース回路１では、さらに第２、第３の入力バツ
フア９，１０、第１、第２の排他的論理和ゲート
１１，１２OR回路１３、ラツチ１４を含んでい
る。ここで、第２の入力バツフア９は、入力電圧
スレツシヨルドが、通常の入力バツフアの入力電
圧スレツシヨルドVDD／２よりも低い電位となる
ように設定され、第３の入力バツフア１０の入力
電圧スレツシヨルドはVDD／２よりも高く設定さ
れている。第２図は、この様子を示すもので、通
常の入力バツフア、たとえば第１のバツフア８の
直流伝達特性は実線Ａのように、第２の入力バツ
フア９、第３の入力バツフア１０の直流伝達特性
はそれぞれ破線Ｂ，Ｃのような特性を有する。入
力電圧スレツシヨルドをVDD／２に対してシフト
する方法としては、例えば第３図ａ，ｂのような
回路例が挙げられる。
第３図ａ，ｂは、CMOS回路を仮定したもの
で、インバータのPchトランジスタとNchトラン
ジスタの電流増幅率をβP，βNとしたとき、βP／βN
を１に対して極端に小さく、あるいは大きくした
場合、インバータの入力電圧スレツシヨルドが
VDD／２に対して小さく、あるいは大きくなるこ
とを利用したものである。さらに入力電圧スレツ
シヨルドを正確に決定できる回路例としては、入
力バツフアとして電圧コンパレータを使用する方
法などが挙げられるが、入力電圧スレツシヨルド
をシフトさせる方法自体が本願の目的ではないの
で、詳細な説明は省略する。
で、インバータのPchトランジスタとNchトラン
ジスタの電流増幅率をβP，βNとしたとき、βP／βN
を１に対して極端に小さく、あるいは大きくした
場合、インバータの入力電圧スレツシヨルドが
VDD／２に対して小さく、あるいは大きくなるこ
とを利用したものである。さらに入力電圧スレツ
シヨルドを正確に決定できる回路例としては、入
力バツフアとして電圧コンパレータを使用する方
法などが挙げられるが、入力電圧スレツシヨルド
をシフトさせる方法自体が本願の目的ではないの
で、詳細な説明は省略する。
次に、第１図の本発明のバスインタフエース回
路を第４図に示す回路に応用した場合の動作の説
明をする。第４図の応用回路は、第６図の従来例
の応用回路とほぼ等価であるが、第１、第２、第
３のバスインタフエース回路から、コントロール
回路１１０にバス競合検出信号１１２ａ，１１２
ｂ，１１２ｃが出力される点が異なる。ここで、
第１のバスインタフエース回路１０５の内部回路
は、第１図の回路素子がそのまま使用されている
ものとする。
路を第４図に示す回路に応用した場合の動作の説
明をする。第４図の応用回路は、第６図の従来例
の応用回路とほぼ等価であるが、第１、第２、第
３のバスインタフエース回路から、コントロール
回路１１０にバス競合検出信号１１２ａ，１１２
ｂ，１１２ｃが出力される点が異なる。ここで、
第１のバスインタフエース回路１０５の内部回路
は、第１図の回路素子がそのまま使用されている
ものとする。
今、第１の論理回路１０４の出力は、第１のバ
スインタフエース回路１０５のデータ入力端子２
を通して、３ステートバツフア７の入力に“１”
として印加されているものとする。この状態でコ
ントロール回路１１０から、出力イネブル信号１
１１ａがアクテイブとなると、３ステートバツフ
ア７は、バス接続端子６を介して、バス１００に
“１”の論理レベル、すなわちVDDの電位を出力
する。ただし、本願では、すべて正論理とする。
この状態で、非同期動作、あるいは故障により、
第２のバスインタフエース回路１０６、もしく
は、第３のバスインタフエース回路１０８内部の
３ステートバツフアが開き“０”の論理レベルを
出力しようとすると、バス競合が発生し、バス１
００の電位は、たとえば第２図の破線Ｄのように
VDDの電位よりも下がつた値となる。これによ
り、第１のバスインタフエース回路１０５内の各
ゲートの論理は次のように決まる。
スインタフエース回路１０５のデータ入力端子２
を通して、３ステートバツフア７の入力に“１”
として印加されているものとする。この状態でコ
ントロール回路１１０から、出力イネブル信号１
１１ａがアクテイブとなると、３ステートバツフ
ア７は、バス接続端子６を介して、バス１００に
“１”の論理レベル、すなわちVDDの電位を出力
する。ただし、本願では、すべて正論理とする。
この状態で、非同期動作、あるいは故障により、
第２のバスインタフエース回路１０６、もしく
は、第３のバスインタフエース回路１０８内部の
３ステートバツフアが開き“０”の論理レベルを
出力しようとすると、バス競合が発生し、バス１
００の電位は、たとえば第２図の破線Ｄのように
VDDの電位よりも下がつた値となる。これによ
り、第１のバスインタフエース回路１０５内の各
ゲートの論理は次のように決まる。
第１の入力バツフア９出力＝“１”、第２の入力
バツフア１０出力＝“０”、第１の排他的論理和１
１出力＝“０”、第２の排他的論理和１２出力＝
“１”、ORゲート１３出力＝“１” さらに、出力イネブル信号１１１ａは出力イネ
ブル端子４を介して、ラツチ１４のストローブ信
号としても与えられるため、ラツチ１４の出力、
すなわちバス競合検出端子に“１”が出力され、
バス競合が発生したことが検出される。このよう
に本発明では、３ステートバツフア７がバス１０
０にデータを出力する時点で、３ステートバツフ
ア７の入力の論理と、第１の入力バツフア９の出
力および第２の入力バツフア１０の出力の論理と
を、それぞれ第１および第２の排他的論理和ゲー
ト１１，１２で比較し、いずれか一方でも一致し
ない場合は、ORゲート１３、ラツチ１４を介し
てバス競合検出信号として出力するものである。
次に他の動作例として、３ステートバツフア７が
論理“０”をバス１００に出力する時点でバス
100自体がVDDラインに短絡している場合を考え
ると、VDDラインのラインインピーダンスは極め
て低いので、各ゲートの論理は次のようになる。
バツフア１０出力＝“０”、第１の排他的論理和１
１出力＝“０”、第２の排他的論理和１２出力＝
“１”、ORゲート１３出力＝“１” さらに、出力イネブル信号１１１ａは出力イネ
ブル端子４を介して、ラツチ１４のストローブ信
号としても与えられるため、ラツチ１４の出力、
すなわちバス競合検出端子に“１”が出力され、
バス競合が発生したことが検出される。このよう
に本発明では、３ステートバツフア７がバス１０
０にデータを出力する時点で、３ステートバツフ
ア７の入力の論理と、第１の入力バツフア９の出
力および第２の入力バツフア１０の出力の論理と
を、それぞれ第１および第２の排他的論理和ゲー
ト１１，１２で比較し、いずれか一方でも一致し
ない場合は、ORゲート１３、ラツチ１４を介し
てバス競合検出信号として出力するものである。
次に他の動作例として、３ステートバツフア７が
論理“０”をバス１００に出力する時点でバス
100自体がVDDラインに短絡している場合を考え
ると、VDDラインのラインインピーダンスは極め
て低いので、各ゲートの論理は次のようになる。
第１の入力バツフア９出力＝“１”、第２の入力
バツフア１０出力＝“１”第１の排他的論理和１
１出力＝“１”、第２の排他的論理和１２出力＝
“１”、ORゲート１３出力＝“１”、ラツチ１４出
力＝“１” すなわち、この場合もバス競合検出信号が
“１”となる。なお、バス競合のない場合には、
３ステートバツフア７の入力の論理と、第１およ
び第２の入力バツフア９，１０の出力の論理はす
べて一致するので、第１および第２の排他的論理
和ゲート１１，１２，OR回路１３、ラツチ１４
の出力は、すべて“０”となり、バス競合検出信
号は“０”となる。
バツフア１０出力＝“１”第１の排他的論理和１
１出力＝“１”、第２の排他的論理和１２出力＝
“１”、ORゲート１３出力＝“１”、ラツチ１４出
力＝“１” すなわち、この場合もバス競合検出信号が
“１”となる。なお、バス競合のない場合には、
３ステートバツフア７の入力の論理と、第１およ
び第２の入力バツフア９，１０の出力の論理はす
べて一致するので、第１および第２の排他的論理
和ゲート１１，１２，OR回路１３、ラツチ１４
の出力は、すべて“０”となり、バス競合検出信
号は“０”となる。
第７図は本発明の実施例２の回路であり、第
２、第３の入力バツフア９，１０として電圧コン
パレータを使用した例である。この場合、入力電
圧スレツシヨルドは、基準電圧源４００，４０１
により正確に決定できる。
２、第３の入力バツフア９，１０として電圧コン
パレータを使用した例である。この場合、入力電
圧スレツシヨルドは、基準電圧源４００，４０１
により正確に決定できる。
以上説明したように本発明は３ステードバツフ
ア７の出力と、第１および第２の入力バツフア
９，１０の出力の論理を３ステードバツフア７の
ゲートが開いている時点で比較することによりバ
ス競合の状態で検出でき、この検出信号１１２
ａ，１１２ｂ，１１２ｃをコントロール回路１１
０に入力することにより、バス競合時の様々な処
理手段に応用できる。たとえば、コントロール回
路１１０がCPU等のシーケンス制御が可能な回
路により構成されているならば、バス競合が検出
された時点で、CPUに対して割込みを発生させ、
再度データ転送をやり直す、さらにバス競合が検
出された場合には警報を発生する等の処理も可能
である。また、バス競合が発生した時点は、必ら
ず、コントロール回路１１０により、ある回路ユ
ニツトの３ステートバツフアを開けた時点と一致
するので、故障箇所の発見に有効である。
ア７の出力と、第１および第２の入力バツフア
９，１０の出力の論理を３ステードバツフア７の
ゲートが開いている時点で比較することによりバ
ス競合の状態で検出でき、この検出信号１１２
ａ，１１２ｂ，１１２ｃをコントロール回路１１
０に入力することにより、バス競合時の様々な処
理手段に応用できる。たとえば、コントロール回
路１１０がCPU等のシーケンス制御が可能な回
路により構成されているならば、バス競合が検出
された時点で、CPUに対して割込みを発生させ、
再度データ転送をやり直す、さらにバス競合が検
出された場合には警報を発生する等の処理も可能
である。また、バス競合が発生した時点は、必ら
ず、コントロール回路１１０により、ある回路ユ
ニツトの３ステートバツフアを開けた時点と一致
するので、故障箇所の発見に有効である。
第１図は本発明の実施例を示す図、第２図は第
１図の入力バツフアの直流伝達特性を示す図、第
３図は第１図の入力バツフア９，１０の回路例の
図、第４図は第１図の回路の応用例の図、第５図
は従来の回路例の図、第６図は第５図の回路の応
用例を示す図である。第７図は本発明の他の実施
例の回路図である。
１図の入力バツフアの直流伝達特性を示す図、第
３図は第１図の入力バツフア９，１０の回路例の
図、第４図は第１図の回路の応用例の図、第５図
は従来の回路例の図、第６図は第５図の回路の応
用例を示す図である。第７図は本発明の他の実施
例の回路図である。
Claims (1)
- １ 論理回路の出力を入力とし、出力制御回路の
出力をゲート入力とし、出力をバスに接続した３
ステートバツフアと、バスに入力を接続し、前記
論理回路の入力へ出力を接続した第１の入力バツ
フアと、バスに入力を接続した、低いスレツシヨ
ルド電圧特性を有する第２の入力バツフアと、バ
ス入力を接続した、高いスレツシヨルド電圧特性
を有する第３の入力バツフアと、前記３ステート
バツフアの入力と一方の入力を共通接続し、他方
の入力を第２の入力バツフア出力に接続した第１
の排他的論理和ゲートと、前記３ステートバツフ
アの入力一方の入力を共通接続し、他方の入力を
第３の入力バツフア出力に接続した第２の排他的
論理和ゲートと、一方の入力を第１の排他的論理
和ゲート出力に接続し、他方の入力を第２の排他
的論理和ゲート出力に接続したORゲートと、デ
ータ入力を該ORゲート出力に接続し、ストロー
ブ入力を前記３ステートバツフアのゲート入力と
共通接続し、出力をバス競合検出出力に接続した
ラツチにより構成されるバスインタフエース回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221096A JPS6375956A (ja) | 1986-09-19 | 1986-09-19 | バスインタフエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221096A JPS6375956A (ja) | 1986-09-19 | 1986-09-19 | バスインタフエ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6375956A JPS6375956A (ja) | 1988-04-06 |
| JPH0535892B2 true JPH0535892B2 (ja) | 1993-05-27 |
Family
ID=16761425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221096A Granted JPS6375956A (ja) | 1986-09-19 | 1986-09-19 | バスインタフエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6375956A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07238484A (ja) * | 1994-02-22 | 1995-09-12 | Kootaki Seiki Kk | 古紙の溶解回収装置 |
-
1986
- 1986-09-19 JP JP61221096A patent/JPS6375956A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07238484A (ja) * | 1994-02-22 | 1995-09-12 | Kootaki Seiki Kk | 古紙の溶解回収装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6375956A (ja) | 1988-04-06 |
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