JPH07312413A - 出力バッファ回路及び半導体集積回路装置 - Google Patents
出力バッファ回路及び半導体集積回路装置Info
- Publication number
- JPH07312413A JPH07312413A JP6102999A JP10299994A JPH07312413A JP H07312413 A JPH07312413 A JP H07312413A JP 6102999 A JP6102999 A JP 6102999A JP 10299994 A JP10299994 A JP 10299994A JP H07312413 A JPH07312413 A JP H07312413A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- signal
- buffer circuit
- output buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【目的】本発明はバスを介した短絡電流による破壊を未
然に防止し得る出力バッファ回路を提供することを目的
とする。 【構成】入力信号ＩＮを増幅して、出力信号ＯＵＴとし
て出力端子Ｔioからバスに出力する出力バッファ回路に
は、出力端子Ｔioの異常電圧を検出して異常検出信号Ｅ
Ｓを出力する検出回路１１と、異常検出信号ＥＳに基づ
いて、出力バッファ回路１の出力動作を所定時間停止さ
せる保護回路１２とが備えられる。
然に防止し得る出力バッファ回路を提供することを目的
とする。 【構成】入力信号ＩＮを増幅して、出力信号ＯＵＴとし
て出力端子Ｔioからバスに出力する出力バッファ回路に
は、出力端子Ｔioの異常電圧を検出して異常検出信号Ｅ
Ｓを出力する検出回路１１と、異常検出信号ＥＳに基づ
いて、出力バッファ回路１の出力動作を所定時間停止さ
せる保護回路１２とが備えられる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路の出
力バッファ回路あるいは入出力バッファ回路に関するも
のである。
力バッファ回路あるいは入出力バッファ回路に関するも
のである。
【０００２】半導体集積回路は出力バッファ回路を介し
て外部回路に出力信号を出力し、外部回路から入力バッ
ファ回路を介して入力信号が入力される。前記入出力バ
ッファ回路はバスを介して外部回路に接続される。この
ような入出力バッファ回路では、出力信号の出力時にバ
スを介した短絡状態が発生すると、短絡電流により出力
バッファ回路の素子が破壊されることがある。従って、
このような素子破壊を未然に防止することが必要となっ
ている。
て外部回路に出力信号を出力し、外部回路から入力バッ
ファ回路を介して入力信号が入力される。前記入出力バ
ッファ回路はバスを介して外部回路に接続される。この
ような入出力バッファ回路では、出力信号の出力時にバ
スを介した短絡状態が発生すると、短絡電流により出力
バッファ回路の素子が破壊されることがある。従って、
このような素子破壊を未然に防止することが必要となっ
ている。
【０００３】
【従来の技術】半導体集積回路装置では、複数の半導体
集積回路がバスを介して接続され、各半導体集積回路に
設けられる入出力バッファ回路によりバスを介して信号
の入出力が行われる。
集積回路がバスを介して接続され、各半導体集積回路に
設けられる入出力バッファ回路によりバスを介して信号
の入出力が行われる。
【０００４】このような半導体集積回路装置は、ＣＡＤ
システムにより設計され、その設計時に動作シミュレー
ションが行われる。この動作シミュレーションでは、各
回路の動作状態のチェックに加えて、複数の出力バッフ
ァ回路のバスを介した短絡状態の発生の有無等がチェッ
クされる。
システムにより設計され、その設計時に動作シミュレー
ションが行われる。この動作シミュレーションでは、各
回路の動作状態のチェックに加えて、複数の出力バッフ
ァ回路のバスを介した短絡状態の発生の有無等がチェッ
クされる。
【０００５】すなわち、複数の出力バッファ回路が同時
に動作して、共通のバスに相補レベルの出力信号を出力
する状態となると、同バスを介して複数の出力バッファ
回路が短絡状態となる。
に動作して、共通のバスに相補レベルの出力信号を出力
する状態となると、同バスを介して複数の出力バッファ
回路が短絡状態となる。
【０００６】従って、このような出力バッファ回路の短
絡状態を回避するために、複数の出力バッファ回路が同
時にバスに出力信号を出力しないように動作シミュレー
ションによりチェックされる。
絡状態を回避するために、複数の出力バッファ回路が同
時にバスに出力信号を出力しないように動作シミュレー
ションによりチェックされる。
【０００７】
【発明が解決しようとする課題】上記のような半導体集
積回路装置では、前記動作シミュレーションを行って設
計しても、その実使用時に出力バッファ回路に短絡状態
が発生することがある。そして、出力バッファ回路が短
絡状態となると、同出力バッファ回路が破壊される。
積回路装置では、前記動作シミュレーションを行って設
計しても、その実使用時に出力バッファ回路に短絡状態
が発生することがある。そして、出力バッファ回路が短
絡状態となると、同出力バッファ回路が破壊される。
【０００８】従って、設計時に動作シミュレーションを
行っても、出力バッファ回路の破壊を確実に防止するこ
とはできないという問題点がある。この発明の目的は、
バスを介した短絡電流による破壊を未然に防止し得る出
力バッファ回路を提供することにある。
行っても、出力バッファ回路の破壊を確実に防止するこ
とはできないという問題点がある。この発明の目的は、
バスを介した短絡電流による破壊を未然に防止し得る出
力バッファ回路を提供することにある。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、入力信号ＩＮを増幅して、出力信
号ＯＵＴとして出力端子Ｔioからバスに出力する出力バ
ッファ回路には、前記出力端子Ｔioの異常電圧を検出し
て異常検出信号ＥＳを出力する検出回路１１と、前記異
常検出信号ＥＳに基づいて、前記出力バッファ回路１の
出力動作を所定時間停止させる保護回路１２とが備えら
れる。
図である。すなわち、入力信号ＩＮを増幅して、出力信
号ＯＵＴとして出力端子Ｔioからバスに出力する出力バ
ッファ回路には、前記出力端子Ｔioの異常電圧を検出し
て異常検出信号ＥＳを出力する検出回路１１と、前記異
常検出信号ＥＳに基づいて、前記出力バッファ回路１の
出力動作を所定時間停止させる保護回路１２とが備えら
れる。
【００１０】また、前記検出回路は、基準電圧の異なる
二つのコンパレータ２ａ，２ｂと、同コンパレータ２
ａ，２ｂの出力信号の論理積を出力する論理回路とで構
成され、前記出力端子Ｔioの電圧レベルが前記基準電圧
間の電圧レベルとなったとき、前記異常検出信号を出力
する。
二つのコンパレータ２ａ，２ｂと、同コンパレータ２
ａ，２ｂの出力信号の論理積を出力する論理回路とで構
成され、前記出力端子Ｔioの電圧レベルが前記基準電圧
間の電圧レベルとなったとき、前記異常検出信号を出力
する。
【００１１】また、前記保護回路は、前記異常検出信号
ＥＳに基づいて、前記出力バッファ回路１の動作を停止
させて、前記出力信号ＯＵＴをハイインピーダンス状態
とする。
ＥＳに基づいて、前記出力バッファ回路１の動作を停止
させて、前記出力信号ＯＵＴをハイインピーダンス状態
とする。
【００１２】また、内部回路から出力される入力信号Ｉ
Ｎを増幅して、出力信号ＯＵＴとして出力端子Ｔioから
バスに出力する出力バッファ回路と、前記出力端子Ｔio
の異常電圧を検出して異常検出信号ＥＳを出力する検出
回路１１と、前記異常検出信号ＥＳに基づいて、前記出
力バッファ回路１の出力動作を所定時間停止させる保護
回路１２とを備えた半導体集積回路装置が構成される。
Ｎを増幅して、出力信号ＯＵＴとして出力端子Ｔioから
バスに出力する出力バッファ回路と、前記出力端子Ｔio
の異常電圧を検出して異常検出信号ＥＳを出力する検出
回路１１と、前記異常検出信号ＥＳに基づいて、前記出
力バッファ回路１の出力動作を所定時間停止させる保護
回路１２とを備えた半導体集積回路装置が構成される。
【００１３】
【作用】出力端子Ｔioの電圧レベルが異常電圧となる
と、その異常電圧が検出回路１１により検出されて異常
検出信号ＥＳが保護回路１２に出力される。保護回路１
２は異常検出信号ＥＳに基づいて出力バッファ回路１の
出力動作を所定時間停止させる信号を同出力バッファ回
路１に出力する。
と、その異常電圧が検出回路１１により検出されて異常
検出信号ＥＳが保護回路１２に出力される。保護回路１
２は異常検出信号ＥＳに基づいて出力バッファ回路１の
出力動作を所定時間停止させる信号を同出力バッファ回
路１に出力する。
【００１４】また、出力端子Ｔioの電圧レベルが二つの
コンパレータ２ａ，２ｂの基準電圧の間のレベルとなる
と、同コンパレータ２ａ，２ｂの出力信号論理積を出力
する論理回路から異常検出信号ＥＳが出力される。
コンパレータ２ａ，２ｂの基準電圧の間のレベルとなる
と、同コンパレータ２ａ，２ｂの出力信号論理積を出力
する論理回路から異常検出信号ＥＳが出力される。
【００１５】また、異常検出信号ＥＳが保護回路に入力
されると、同保護回路は出力バッファ回路１の出力信号
ＯＵＴをハイインピーダンス状態とする信号を同出力バ
ッファ回路１に出力する。
されると、同保護回路は出力バッファ回路１の出力信号
ＯＵＴをハイインピーダンス状態とする信号を同出力バ
ッファ回路１に出力する。
【００１６】
【実施例】図２は、この発明を具体化した第一の実施例
を示す。出力バッファ回路１の入力端子には内部回路か
ら入力信号ＩＮが入力され、同出力バッファ回路１の出
力端子は半導体集積回路の入出力端子Ｔioに接続され、
同入出力端子Ｔioから出力信号ＯＵＴが出力される。前
記入出力端子Ｔioはバス（図示しない）を介して他の半
導体集積回路の入出力バッファ回路に接続される。
を示す。出力バッファ回路１の入力端子には内部回路か
ら入力信号ＩＮが入力され、同出力バッファ回路１の出
力端子は半導体集積回路の入出力端子Ｔioに接続され、
同入出力端子Ｔioから出力信号ＯＵＴが出力される。前
記入出力端子Ｔioはバス（図示しない）を介して他の半
導体集積回路の入出力バッファ回路に接続される。
【００１７】前記出力バッファ回路１には、高電位側電
源として例えば５Ｖの電源Ｖccが供給され、低電位側電
源として例えば０ＶのグランドＧＮＤ電位が供給され
る。前記出力信号ＯＵＴはコンパレータ２ａ，２ｂに入
力され、同コンパレータ２ａ，２ｂには基準電圧Ｖref
1，Ｖref2がそれぞれ入力される。そして、前記基準電
圧Ｖref1は、例えば４Ｖに設定され、前記基準電圧Ｖre
f2は２Ｖに設定される。
源として例えば５Ｖの電源Ｖccが供給され、低電位側電
源として例えば０ＶのグランドＧＮＤ電位が供給され
る。前記出力信号ＯＵＴはコンパレータ２ａ，２ｂに入
力され、同コンパレータ２ａ，２ｂには基準電圧Ｖref
1，Ｖref2がそれぞれ入力される。そして、前記基準電
圧Ｖref1は、例えば４Ｖに設定され、前記基準電圧Ｖre
f2は２Ｖに設定される。
【００１８】前記コンパレータ２ａは前記出力信号ＯＵ
Ｔと、基準電圧Ｖref1とを比較する。そして、同出力信
号ＯＵＴの電圧レベルが基準電圧Ｖref1より高いときに
はＬレベルの出力信号を出力し、同出力信号ＯＵＴの電
圧レベルが基準電圧Ｖref1より低いときにはＨレベルの
出力信号を出力する。
Ｔと、基準電圧Ｖref1とを比較する。そして、同出力信
号ＯＵＴの電圧レベルが基準電圧Ｖref1より高いときに
はＬレベルの出力信号を出力し、同出力信号ＯＵＴの電
圧レベルが基準電圧Ｖref1より低いときにはＨレベルの
出力信号を出力する。
【００１９】前記コンパレータ２ｂは前記出力信号ＯＵ
Ｔと、基準電圧Ｖref2とを比較する。そして、同出力信
号ＯＵＴの電圧レベルが基準電圧Ｖref2より高いときに
はＨレベルの出力信号を出力し、同出力信号ＯＵＴの電
圧レベルが基準電圧Ｖref2より低いときにはＬレベルの
出力信号を出力する。
Ｔと、基準電圧Ｖref2とを比較する。そして、同出力信
号ＯＵＴの電圧レベルが基準電圧Ｖref2より高いときに
はＨレベルの出力信号を出力し、同出力信号ＯＵＴの電
圧レベルが基準電圧Ｖref2より低いときにはＬレベルの
出力信号を出力する。
【００２０】前記コンパレータ２ａ，２ｂの出力信号は
ＮＡＮＤ回路３に入力され、同ＮＡＮＤ回路３の出力信
号はＯＲ回路４及びインバータ回路５に入力される。前
記インバータ回路５の出力信号は前記ＯＲ回路４に入力
される。
ＮＡＮＤ回路３に入力され、同ＮＡＮＤ回路３の出力信
号はＯＲ回路４及びインバータ回路５に入力される。前
記インバータ回路５の出力信号は前記ＯＲ回路４に入力
される。
【００２１】前記ＯＲ回路４の出力信号はＡＮＤ回路６
ａに入力され、同ＡＮＤ回路６ａには内部回路から制御
信号ＣＮＴが入力される。前記ＡＮＤ回路６ａの出力信
号は出力バッファ回路１に制御信号として入力される。
そして、出力バッファ回路１はＡＮＤ回路６ａの出力信
号がＨレベルとなると、入力信号ＩＮを増幅して出力信
号ＯＵＴとして出力し、ＡＮＤ回路６ａの出力信号がＬ
レベルとなると、出力信号ＯＵＴの出力を停止し、同出
力バッファ回路１の出力端子をハイインピーダンス状態
とする。
ａに入力され、同ＡＮＤ回路６ａには内部回路から制御
信号ＣＮＴが入力される。前記ＡＮＤ回路６ａの出力信
号は出力バッファ回路１に制御信号として入力される。
そして、出力バッファ回路１はＡＮＤ回路６ａの出力信
号がＨレベルとなると、入力信号ＩＮを増幅して出力信
号ＯＵＴとして出力し、ＡＮＤ回路６ａの出力信号がＬ
レベルとなると、出力信号ＯＵＴの出力を停止し、同出
力バッファ回路１の出力端子をハイインピーダンス状態
とする。
【００２２】前記出力バッファ回路１は、例えばＣＭＯ
Ｓインバータ回路の出力信号を、前記ＡＮＤ回路６ａの
出力信号に基づいてオン・オフされる転送ゲートを介し
て入出力端子Ｔioに出力するように構成され、前記転送
ゲートはＬレベルの入力信号に基づいてオフし、Ｈレベ
ルの入力信号に基づいてオンするように構成される。
Ｓインバータ回路の出力信号を、前記ＡＮＤ回路６ａの
出力信号に基づいてオン・オフされる転送ゲートを介し
て入出力端子Ｔioに出力するように構成され、前記転送
ゲートはＬレベルの入力信号に基づいてオフし、Ｈレベ
ルの入力信号に基づいてオンするように構成される。
【００２３】前記入出力端子Ｔioには入力バッファ回路
７が接続され、同入出力端子Ｔioに入力される入力信号
は同入力バッファ回路７を介して内部回路に入力され
る。次に、上記のように構成された入出力バッファ回路
の動作を説明する。
７が接続され、同入出力端子Ｔioに入力される入力信号
は同入力バッファ回路７を介して内部回路に入力され
る。次に、上記のように構成された入出力バッファ回路
の動作を説明する。
【００２４】この入出力バッファ回路で、入出力端子Ｔ
ioから入力信号を取り込む動作を行う場合には、内部回
路から出力される制御信号ＣＮＴはＬレベルとなる。す
ると、ＡＮＤ回路６ａの出力信号はＬレベルとなり、出
力バッファ回路１の出力端子はハイインピーダンス状態
となる。
ioから入力信号を取り込む動作を行う場合には、内部回
路から出力される制御信号ＣＮＴはＬレベルとなる。す
ると、ＡＮＤ回路６ａの出力信号はＬレベルとなり、出
力バッファ回路１の出力端子はハイインピーダンス状態
となる。
【００２５】この状態で、入出力端子Ｔioに入力された
信号は、入力バッファ回路７を介して内部回路に入力さ
れる。また、この入出力バッファ回路から出力信号ＯＵ
Ｔを出力する場合には、制御信号ＣＮＴはＨレベルとな
る。また、ＯＲ回路４の出力信号はＨレベルとなるた
め、ＡＮＤ回路６ａの出力信号はＨレベルとなる。従っ
て、入力信号ＩＮに基づいて出力バッファ回路１から入
出力端子Ｔioに出力信号ＯＵＴが出力される。
信号は、入力バッファ回路７を介して内部回路に入力さ
れる。また、この入出力バッファ回路から出力信号ＯＵ
Ｔを出力する場合には、制御信号ＣＮＴはＨレベルとな
る。また、ＯＲ回路４の出力信号はＨレベルとなるた
め、ＡＮＤ回路６ａの出力信号はＨレベルとなる。従っ
て、入力信号ＩＮに基づいて出力バッファ回路１から入
出力端子Ｔioに出力信号ＯＵＴが出力される。
【００２６】このとき、出力バッファ回路１が正常に動
作して、出力信号ＯＵＴが４Ｖを越えるＨレベルとなる
と、コンパレータ２ａの出力信号がＬレベルとなり、Ｎ
ＡＮＤ回路３の出力信号はＨレベルとなる。そして、Ｏ
Ｒ回路４の出力信号はＨレベルとなるため、出力バッフ
ァ回路１から入出力端子Ｔioに出力信号ＯＵＴが出力さ
れる。
作して、出力信号ＯＵＴが４Ｖを越えるＨレベルとなる
と、コンパレータ２ａの出力信号がＬレベルとなり、Ｎ
ＡＮＤ回路３の出力信号はＨレベルとなる。そして、Ｏ
Ｒ回路４の出力信号はＨレベルとなるため、出力バッフ
ァ回路１から入出力端子Ｔioに出力信号ＯＵＴが出力さ
れる。
【００２７】また、出力信号ＯＵＴが２Ｖ以下のＬレベ
ルとなると、コンパレータ２ｂの出力信号がＬレベルと
なり、ＮＡＮＤ回路３の出力信号はＨレベルとなる。そ
して、ＯＲ回路４の出力信号はＨレベルとなるため、出
力バッファ回路１から入出力端子Ｔioに出力信号ＯＵＴ
が出力される。
ルとなると、コンパレータ２ｂの出力信号がＬレベルと
なり、ＮＡＮＤ回路３の出力信号はＨレベルとなる。そ
して、ＯＲ回路４の出力信号はＨレベルとなるため、出
力バッファ回路１から入出力端子Ｔioに出力信号ＯＵＴ
が出力される。
【００２８】出力バッファ回路１が出力信号ＯＵＴを出
力している状態で、バスを介して他の半導体集積回路の
入出力バッファ回路と短絡状態となると、入出力端子Ｔ
ioの電圧レベルは電源ＶccとグランドＧＮＤとの中間レ
ベル、すなわち３Ｖ前後となる。
力している状態で、バスを介して他の半導体集積回路の
入出力バッファ回路と短絡状態となると、入出力端子Ｔ
ioの電圧レベルは電源ＶccとグランドＧＮＤとの中間レ
ベル、すなわち３Ｖ前後となる。
【００２９】すると、コンパレータ２ａ，２ｂの出力信
号はともにＨレベルとなり、ＮＡＮＤ回路３の出力信号
はＨレベルからＬレベルに立ち下がる。ＮＡＮＤ回路３
の出力信号の立ち下がりに基づいて、ＯＲ回路４の出力
信号はインバータ回路５の動作遅延時間に基づくパルス
幅でＬレベルとなる。従って、インバータ回路５及びＯ
Ｒ回路４でワンショットパルス発生回路が構成される。
号はともにＨレベルとなり、ＮＡＮＤ回路３の出力信号
はＨレベルからＬレベルに立ち下がる。ＮＡＮＤ回路３
の出力信号の立ち下がりに基づいて、ＯＲ回路４の出力
信号はインバータ回路５の動作遅延時間に基づくパルス
幅でＬレベルとなる。従って、インバータ回路５及びＯ
Ｒ回路４でワンショットパルス発生回路が構成される。
【００３０】ＯＲ回路４の出力信号がＬレベルとなる
と、ＡＮＤ回路６ａの出力信号がＬレベルとなり、出力
バッファ回路１の出力信号はハイインピーダンス状態と
なる。従って、バスを介した出力バッファ回路１の短絡
状態は回避され、短絡電流による同出力バッファ回路１
の破壊が防止される。
と、ＡＮＤ回路６ａの出力信号がＬレベルとなり、出力
バッファ回路１の出力信号はハイインピーダンス状態と
なる。従って、バスを介した出力バッファ回路１の短絡
状態は回避され、短絡電流による同出力バッファ回路１
の破壊が防止される。
【００３１】また、出力バッファ回路１の出力信号がハ
イインピーダンス状態となって、入出力端子Ｔioの電圧
レベルが正常なＨレベルあるいはＬレベルの電位に復帰
すれば、ＡＮＤ回路６ａの出力信号がＨレベルに復帰し
て、出力バッファ回路１から入力信号ＩＮに基づく出力
信号ＯＵＴが出力される。
イインピーダンス状態となって、入出力端子Ｔioの電圧
レベルが正常なＨレベルあるいはＬレベルの電位に復帰
すれば、ＡＮＤ回路６ａの出力信号がＨレベルに復帰し
て、出力バッファ回路１から入力信号ＩＮに基づく出力
信号ＯＵＴが出力される。
【００３２】出力バッファ回路１からの出力信号ＯＵＴ
の出力に基づいて再び短絡状態が発生すれば、上記のよ
うな動作が繰り返される。また、インバータ回路５の段
数を任意数の奇数段とすれば、ＯＲ回路４から出力され
るＬレベルのパルス信号のパルス幅を調整して、出力バ
ッファ回路１の出力信号ＯＵＴをハイインピーダンス状
態とする時間を調整することができる。
の出力に基づいて再び短絡状態が発生すれば、上記のよ
うな動作が繰り返される。また、インバータ回路５の段
数を任意数の奇数段とすれば、ＯＲ回路４から出力され
るＬレベルのパルス信号のパルス幅を調整して、出力バ
ッファ回路１の出力信号ＯＵＴをハイインピーダンス状
態とする時間を調整することができる。
【００３３】次に、この発明を具体化した第二の実施例
を図３に従って説明する。なお、前記実施例と同一構成
部分は同一符号を付してその説明を省略する。コンパレ
ータ２ａ，２ｂの出力信号はＡＮＤ回路６ｂに入力さ
れ、同ＡＮＤ回路６ｂの出力信号はＮＯＲ回路８ａに入
力される。
を図３に従って説明する。なお、前記実施例と同一構成
部分は同一符号を付してその説明を省略する。コンパレ
ータ２ａ，２ｂの出力信号はＡＮＤ回路６ｂに入力さ
れ、同ＡＮＤ回路６ｂの出力信号はＮＯＲ回路８ａに入
力される。
【００３４】前記ＮＯＲ回路８ａの出力信号はＡＮＤ回
路６ａに入力されるとともに、ＮＯＲ回路８ｂに入力さ
れる。前記ＮＯＲ回路８ｂにはリセット信号Ｒが入力さ
れ、同ＮＯＲ回路８ｂの出力信号は前記ＮＯＲ回路８ａ
に入力される。
路６ａに入力されるとともに、ＮＯＲ回路８ｂに入力さ
れる。前記ＮＯＲ回路８ｂにはリセット信号Ｒが入力さ
れ、同ＮＯＲ回路８ｂの出力信号は前記ＮＯＲ回路８ａ
に入力される。
【００３５】上記のように構成された入出力バッファ回
路では、出力バッファ回路１による出力動作時には制御
信号ＣＮＴがＨレベルとなる。また、Ｈレベルのリセッ
ト信号Ｒが入力されると、ＮＯＲ回路８ｂの出力信号は
Ｌレベルとなる。
路では、出力バッファ回路１による出力動作時には制御
信号ＣＮＴがＨレベルとなる。また、Ｈレベルのリセッ
ト信号Ｒが入力されると、ＮＯＲ回路８ｂの出力信号は
Ｌレベルとなる。
【００３６】出力バッファ回路１から正常なレベルのＨ
レベルあるいはＬレベルの出力信号ＯＵＴが出力されて
いれば、コンパレータ２ａ，２ｂの出力信号はいずれか
がＬレベルとなるため、ＡＮＤ回路６ｂの出力信号はＬ
レベルとなる。従って、ＮＯＲ回路８ａの出力信号はＨ
レベルとなり、リセット信号ＲがＬレベルとなっても、
この状態がラッチされる。
レベルあるいはＬレベルの出力信号ＯＵＴが出力されて
いれば、コンパレータ２ａ，２ｂの出力信号はいずれか
がＬレベルとなるため、ＡＮＤ回路６ｂの出力信号はＬ
レベルとなる。従って、ＮＯＲ回路８ａの出力信号はＨ
レベルとなり、リセット信号ＲがＬレベルとなっても、
この状態がラッチされる。
【００３７】ＮＯＲ回路８ａの出力信号がＨレベルであ
れば、ＡＮＤ回路６ａの出力信号はＨレベルとなり、出
力バッファ回路１から出力信号ＯＵＴが出力される。こ
の状態で、出力バッファ回路１がバスを介して他の半導
体集積回路の入出力バッファ回路と短絡状態となって、
入出力端子Ｔioの電圧レベルが電源ＶccとグランドＧＮ
Ｄとの中間レベルとなると、コンパレータ２ａ，２ｂの
出力信号はともにＨレベルとなる。
れば、ＡＮＤ回路６ａの出力信号はＨレベルとなり、出
力バッファ回路１から出力信号ＯＵＴが出力される。こ
の状態で、出力バッファ回路１がバスを介して他の半導
体集積回路の入出力バッファ回路と短絡状態となって、
入出力端子Ｔioの電圧レベルが電源ＶccとグランドＧＮ
Ｄとの中間レベルとなると、コンパレータ２ａ，２ｂの
出力信号はともにＨレベルとなる。
【００３８】すると、ＡＮＤ回路６ｂの出力信号はＨレ
ベルとなり、ＮＯＲ回路８ａの出力信号はＬレベルとな
る。また、リセット信号ＲがＬレベルに維持された状態
でＮＯＲ回路８ａの出力信号がＬレベルとなると、ＮＯ
Ｒ回路８ｂの出力信号がＨレベルとなり、ＮＯＲ回路８
ａの出力信号がＬレベルにラッチされる。
ベルとなり、ＮＯＲ回路８ａの出力信号はＬレベルとな
る。また、リセット信号ＲがＬレベルに維持された状態
でＮＯＲ回路８ａの出力信号がＬレベルとなると、ＮＯ
Ｒ回路８ｂの出力信号がＨレベルとなり、ＮＯＲ回路８
ａの出力信号がＬレベルにラッチされる。
【００３９】ＮＯＲ回路８ａの出力信号がＬレベルとな
ると、ＡＮＤ回路６ａの出力信号がＬレベルとなり、出
力バッファ回路１の出力端子はハイインピーダンス状態
となる。
ると、ＡＮＤ回路６ａの出力信号がＬレベルとなり、出
力バッファ回路１の出力端子はハイインピーダンス状態
となる。
【００４０】従って、バスを介した出力バッファ回路１
の短絡状態は回避され、短絡電流による同出力バッファ
回路１の破壊が防止される。また、短絡状態が回避され
た後に、Ｈレベルのリセット信号ＲがＮＯＲ回路８ｂに
入力されると、ＮＯＲ回路８ｂの出力信号はＬレベルと
なり、ＮＯＲ回路８ｂの出力信号はＨレベルとなってラ
ッチされる。
の短絡状態は回避され、短絡電流による同出力バッファ
回路１の破壊が防止される。また、短絡状態が回避され
た後に、Ｈレベルのリセット信号ＲがＮＯＲ回路８ｂに
入力されると、ＮＯＲ回路８ｂの出力信号はＬレベルと
なり、ＮＯＲ回路８ｂの出力信号はＨレベルとなってラ
ッチされる。
【００４１】すると、ＡＮＤ回路６ａの出力信号はＨレ
ベルに復帰して、出力バッファ回路１から入力信号ＩＮ
に基づく出力信号ＯＵＴが出力される。従って、この実
施例は前記第一の実施例と同様に、出力バッファ回路１
の短絡電流による破壊が防止されるとともに、同出力バ
ッファ回路１をハイインピーダンス状態に維持する時間
は、リセット信号Ｒにより任意に設定することができ
る。
ベルに復帰して、出力バッファ回路１から入力信号ＩＮ
に基づく出力信号ＯＵＴが出力される。従って、この実
施例は前記第一の実施例と同様に、出力バッファ回路１
の短絡電流による破壊が防止されるとともに、同出力バ
ッファ回路１をハイインピーダンス状態に維持する時間
は、リセット信号Ｒにより任意に設定することができ
る。
【００４２】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 （１）請求項１において、前記保護回路は、前記異常検
出信号に基づいて所定時間のパルス幅のパルス信号を出
力するワンショットパルス発生回路である。ワンショッ
トパルス発生回路から出力されるパルス信号のパルス幅
を調整することにより、出力バッファ回路の出力信号を
ハイインピーダンス状態とする時間を調整することがで
きる。
術思想について、以下にその効果とともに記載する。 （１）請求項１において、前記保護回路は、前記異常検
出信号に基づいて所定時間のパルス幅のパルス信号を出
力するワンショットパルス発生回路である。ワンショッ
トパルス発生回路から出力されるパルス信号のパルス幅
を調整することにより、出力バッファ回路の出力信号を
ハイインピーダンス状態とする時間を調整することがで
きる。
【００４３】（２）請求項１において、前記保護回路
は、前記異常検出信号に基づいて前記出力バッファ回路
の動作を停止させて出力信号をハイインピーダンス状態
とする信号を出力し、リセット信号に基づいて前記ハイ
インピーダンス状態を解除する信号を出力するラッチ回
路である。ラッチ回路にリセット信号を入力するタイミ
ングを調整することにより、出力バッファ回路の出力信
号をハイインピーダンス状態とする時間を調整すること
ができる。
は、前記異常検出信号に基づいて前記出力バッファ回路
の動作を停止させて出力信号をハイインピーダンス状態
とする信号を出力し、リセット信号に基づいて前記ハイ
インピーダンス状態を解除する信号を出力するラッチ回
路である。ラッチ回路にリセット信号を入力するタイミ
ングを調整することにより、出力バッファ回路の出力信
号をハイインピーダンス状態とする時間を調整すること
ができる。
【００４４】
【発明の効果】以上詳述したようにこの発明は、バスを
介した短絡電流による破壊を未然に防止し得る出力バッ
ファ回路を提供することができる。
介した短絡電流による破壊を未然に防止し得る出力バッ
ファ回路を提供することができる。
【図１】本発明の原理説明図である。
【図２】第一の実施例を示すブロック図である。
【図３】第二の実施例を示すブロック図である。
１ 出力バッファ回路 １１ 検出回路 １２ 保護回路 ＩＮ 入力信号 ＯＵＴ 出力信号 Ｔio 出力端子 ＥＳ 異常検出信号
Claims (4)
- 【請求項１】 入力信号（ＩＮ）を増幅して、出力信号
（ＯＵＴ）として出力端子（Ｔio）からバスに出力する
出力バッファ回路であって、 前記出力端子（Ｔio）の異常電圧を検出して異常検出信
号（ＥＳ）を出力する検出回路（１１）と、 前記異常検出信号（ＥＳ）に基づいて、前記出力バッフ
ァ回路（１）の出力動作を所定時間停止させる保護回路
（１２）とを備えたことを特徴とする出力バッファ回
路。 - 【請求項２】 前記検出回路は、基準電圧の異なる二つ
のコンパレータ（２ａ，２ｂ）と、同コンパレータ（２
ａ，２ｂ）の出力信号の論理積を出力する論理回路とで
構成され、前記出力端子（Ｔio）の電圧レベルが前記基
準電圧間の電圧レベルとなったとき、前記異常検出信号
を出力することを特徴とする請求項１記載の出力バッフ
ァ回路。 - 【請求項３】 前記保護回路は、前記異常検出信号（Ｅ
Ｓ）に基づいて、前記出力バッファ回路（１）の動作を
停止させて、前記出力信号（ＯＵＴ）をハイインピーダ
ンス状態とすることを特徴とする請求項１記載の出力バ
ッファ回路。 - 【請求項４】 内部回路から出力される入力信号（Ｉ
Ｎ）を増幅して、出力信号（ＯＵＴ）として出力端子
（Ｔio）からバスに出力する出力バッファ回路と、 前記出力端子（Ｔio）の異常電圧を検出して異常検出信
号（ＥＳ）を出力する検出回路（１１）と、 前記異常検出信号（ＥＳ）に基づいて、前記出力バッフ
ァ回路（１）の出力動作を所定時間停止させる保護回路
（１２）とを備えたことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6102999A JPH07312413A (ja) | 1994-05-17 | 1994-05-17 | 出力バッファ回路及び半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6102999A JPH07312413A (ja) | 1994-05-17 | 1994-05-17 | 出力バッファ回路及び半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07312413A true JPH07312413A (ja) | 1995-11-28 |
Family
ID=14342388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6102999A Withdrawn JPH07312413A (ja) | 1994-05-17 | 1994-05-17 | 出力バッファ回路及び半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07312413A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100354595B1 (ko) * | 1998-07-31 | 2002-09-30 | 인터내셔널 비지네스 머신즈 코포레이션 | 에스오아이 집적 회로에서의 정전기 방전 펄스 사용 방법 및장치 |
| JP2003530733A (ja) * | 1999-10-28 | 2003-10-14 | シーゲイト テクノロジー エルエルシー | ディスクドライブの多電圧の電力上昇に対して安定な入力／出力バッファ回路 |
| JP2007205805A (ja) * | 2006-01-31 | 2007-08-16 | Ngk Spark Plug Co Ltd | ガス検出装置及びこのガス検出装置に用いるガスセンサ制御回路 |
| JP2007324322A (ja) * | 2006-05-31 | 2007-12-13 | New Japan Radio Co Ltd | 半導体集積回路 |
| JP2008282963A (ja) * | 2007-05-10 | 2008-11-20 | Oki Electric Ind Co Ltd | 半導体集積回路 |
-
1994
- 1994-05-17 JP JP6102999A patent/JPH07312413A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100354595B1 (ko) * | 1998-07-31 | 2002-09-30 | 인터내셔널 비지네스 머신즈 코포레이션 | 에스오아이 집적 회로에서의 정전기 방전 펄스 사용 방법 및장치 |
| JP2003530733A (ja) * | 1999-10-28 | 2003-10-14 | シーゲイト テクノロジー エルエルシー | ディスクドライブの多電圧の電力上昇に対して安定な入力／出力バッファ回路 |
| JP2007205805A (ja) * | 2006-01-31 | 2007-08-16 | Ngk Spark Plug Co Ltd | ガス検出装置及びこのガス検出装置に用いるガスセンサ制御回路 |
| JP4570094B2 (ja) * | 2006-01-31 | 2010-10-27 | 日本特殊陶業株式会社 | ガス検出装置及びこのガス検出装置に用いるガスセンサ制御回路 |
| JP2007324322A (ja) * | 2006-05-31 | 2007-12-13 | New Japan Radio Co Ltd | 半導体集積回路 |
| JP2008282963A (ja) * | 2007-05-10 | 2008-11-20 | Oki Electric Ind Co Ltd | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8754680B2 (en) | Power-on-reset circuitry | |
| US9401594B2 (en) | Surge protection for differential input/output interfaces | |
| US7363414B2 (en) | Programmable logic device integrated circuit with shared hotsocket architecture | |
| US6018204A (en) | Power supply system | |
| US6201431B1 (en) | Method and apparatus for automatically adjusting noise immunity of an integrated circuit | |
| JPH033971B2 (ja) | ||
| US6259588B1 (en) | Input/output buffer with overcurrent protection circuit | |
| JPH07312413A (ja) | 出力バッファ回路及び半導体集積回路装置 | |
| KR102545639B1 (ko) | 전원 클램프 | |
| JPS62214714A (ja) | ノイズ対策回路を備えたｌｓｉ装置 | |
| CN111986611B (zh) | 用于显示装置的保护电路及其显示装置以及使用保护电路保护显示装置方法 | |
| US7982499B2 (en) | Capacitive node isolation for electrostatic discharge circuit | |
| US6747860B2 (en) | Power-supply feedthrough protection circuit for 5-volt failsafe CMOS drivers | |
| US11705169B2 (en) | Trim/test interface for devices with low pin count or analog or no-connect pins | |
| JP3263455B2 (ja) | 寿命終了検出機能を有する回路 | |
| US7683591B2 (en) | Semiconductor device with voltage variation detector | |
| JP6702780B2 (ja) | 保護回路自己診断装置及び保護回路診断方法 | |
| JP5262981B2 (ja) | ラッチ装置及びラッチ方法 | |
| US8449179B2 (en) | Temperature detection system | |
| KR100214517B1 (ko) | 칩의 오동작 방지회로 | |
| JP2005218190A (ja) | 出力短絡保護回路 | |
| JP2004048341A (ja) | 半導体集積回路 | |
| JPH0535892B2 (ja) | ||
| JPH036122A (ja) | ３ステートバッファ | |
| JPS5816487B2 (ja) | コンピユ−タシステムにおける多重選択検出装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010731 |