JPH05242025A - バスラッチ回路 - Google Patents
バスラッチ回路Info
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- JPH05242025A JPH05242025A JP7831392A JP7831392A JPH05242025A JP H05242025 A JPH05242025 A JP H05242025A JP 7831392 A JP7831392 A JP 7831392A JP 7831392 A JP7831392 A JP 7831392A JP H05242025 A JPH05242025 A JP H05242025A
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- bus
- circuit
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- data bus
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Abstract
(57)【要約】
【目的】 データバスの信号レベルを書き換えるのに要
する時間を短縮することができるバスラッチ回路を提供
する。 【構成】 バスラッチ回路６は、インバータ１２と、ト
ライステートインバータ１４と、ＮＯＲゲート１６とを
有する。ＮＯＲゲート１６の出力端子はトライステート
インバータ１４の制御入力端子に接続される。ＮＯＲゲ
ート１６の各入力信号線２２ａ，２２ｂ，・・・ には、各
回路ブロック４ａ，４ｂ，・・・ 内の出力バッファがイネ
ーブル状態にある場合に“Ｈ”レベルが出力され、ま
た、その出力バッファがディスエイブル状態にある場合
に“Ｌ”レベルが出力される。これにより、いずれか一
つの回路ブロックからデータバスにデータが転送されて
いる期間はバスラッチ回路のラッチ機能を無効にする。
する時間を短縮することができるバスラッチ回路を提供
する。 【構成】 バスラッチ回路６は、インバータ１２と、ト
ライステートインバータ１４と、ＮＯＲゲート１６とを
有する。ＮＯＲゲート１６の出力端子はトライステート
インバータ１４の制御入力端子に接続される。ＮＯＲゲ
ート１６の各入力信号線２２ａ，２２ｂ，・・・ には、各
回路ブロック４ａ，４ｂ，・・・ 内の出力バッファがイネ
ーブル状態にある場合に“Ｈ”レベルが出力され、ま
た、その出力バッファがディスエイブル状態にある場合
に“Ｌ”レベルが出力される。これにより、いずれか一
つの回路ブロックからデータバスにデータが転送されて
いる期間はバスラッチ回路のラッチ機能を無効にする。
Description
【０００１】
【産業上の利用分野】本発明は、データバスを有するデ
ジタル半導体集積回路システムにおいて、データバスの
電位を固定するために用いるバスラッチ回路に関するも
のである。
ジタル半導体集積回路システムにおいて、データバスの
電位を固定するために用いるバスラッチ回路に関するも
のである。
【０００２】
【従来の技術】図２は従来のバスラッチ回路を有する回
路システムの回路図である。図２の回路システムは、複
数の回路ブロックが入出力バッファを介してデータバス
に繋がっている。回路ブロック５４ａ，５４ｂ，・・・
は、それぞれの回路ブロック５４ａ，５４ｂ，・・・ 内に
有する入出力バッファを介してビット幅ｎのデータバス
５２に接続されている。また、データバス５２にはビッ
ト幅ｎと同数のバスラッチ回路５６が接続されている。
路システムの回路図である。図２の回路システムは、複
数の回路ブロックが入出力バッファを介してデータバス
に繋がっている。回路ブロック５４ａ，５４ｂ，・・・
は、それぞれの回路ブロック５４ａ，５４ｂ，・・・ 内に
有する入出力バッファを介してビット幅ｎのデータバス
５２に接続されている。また、データバス５２にはビッ
ト幅ｎと同数のバスラッチ回路５６が接続されている。
【０００３】上記の従来の回路システムにおける回路ブ
ロック間相互のデータ転送及びバスラッチ回路の役割に
ついて図３をも参照して説明する。まず、回路ブロック
間でのデータ転送のタイミングの例を、図３に示すよう
な二相のシステムクロックφ1 ，φ2 を用いて説明す
る。たとえば回路ブロック５４ａから回路ブロック５４
ｂにデータを転送する場合、時刻ｔ1 にてクロックφ1
が“Ｌ”になると、回路ブロック５４ａ内の出力バッフ
ァがイネーブル状態となり、回路ブロック５４ａからの
データがデータバス５２に送られる。回路ブロック５４
ａ内の出力バッファはクロックφ1 が“Ｌ”の期間、イ
ネーブル状態となっている。時刻ｔ2 になりクロックφ
1 が“Ｈ”になると、回路ブロック５４ａ内の出力バッ
ファはディスエイブル状態となる。回路ブロック５４ｂ
はクロックφ2 が“Ｌ”となる時刻ｔ3 でデータバス５
２からのデータをラッチする。
ロック間相互のデータ転送及びバスラッチ回路の役割に
ついて図３をも参照して説明する。まず、回路ブロック
間でのデータ転送のタイミングの例を、図３に示すよう
な二相のシステムクロックφ1 ，φ2 を用いて説明す
る。たとえば回路ブロック５４ａから回路ブロック５４
ｂにデータを転送する場合、時刻ｔ1 にてクロックφ1
が“Ｌ”になると、回路ブロック５４ａ内の出力バッフ
ァがイネーブル状態となり、回路ブロック５４ａからの
データがデータバス５２に送られる。回路ブロック５４
ａ内の出力バッファはクロックφ1 が“Ｌ”の期間、イ
ネーブル状態となっている。時刻ｔ2 になりクロックφ
1 が“Ｈ”になると、回路ブロック５４ａ内の出力バッ
ファはディスエイブル状態となる。回路ブロック５４ｂ
はクロックφ2 が“Ｌ”となる時刻ｔ3 でデータバス５
２からのデータをラッチする。
【０００４】このように、回路ブロック間相互のデータ
転送の動作は図３に示すシステムクロックのサイクルに
対応して、マイクロプログラム等にしたがって実行され
る。しかしながら、あるサイクルでは回路ブロック内で
のデータ処理のみが行われ、データバスを介してデータ
転送が行われない場合もある。この場合、データバス５
２はバスラッチ回路５６がなければフローティング状態
となり、データバス５２は外部ノイズによりデータが容
易に変化してしまい回路システムの誤動作の原因の一つ
になることがある。
転送の動作は図３に示すシステムクロックのサイクルに
対応して、マイクロプログラム等にしたがって実行され
る。しかしながら、あるサイクルでは回路ブロック内で
のデータ処理のみが行われ、データバスを介してデータ
転送が行われない場合もある。この場合、データバス５
２はバスラッチ回路５６がなければフローティング状態
となり、データバス５２は外部ノイズによりデータが容
易に変化してしまい回路システムの誤動作の原因の一つ
になることがある。
【０００５】図２に示すバスラッチ回路５６では、ドラ
イブ能力の大きなインバータ６２の入力端子をデータバ
ス５２に繋ぎ、その出力端子をドライブ能力の小さなイ
ンバータ６４の入力端子に接続している。また、インバ
ータ６４の出力端子をデータバス５２に接続している。
イブ能力の大きなインバータ６２の入力端子をデータバ
ス５２に繋ぎ、その出力端子をドライブ能力の小さなイ
ンバータ６４の入力端子に接続している。また、インバ
ータ６４の出力端子をデータバス５２に接続している。
【０００６】データバス５２にバスラッチ回路５６を接
続することにより、データバス５２に繋がるすべての回
路ブロック５４ａ，５４ｂ，・・・ 内の出力バッファがデ
ィスエイブル状態となっていても、データバス５２の状
態はバスラッチ回路５６により保持され、外部ノイズの
影響によるデータの書き換わりを受けにくくなる。ま
た、インバータ６４のドライブ能力は各回路ブロック５
４ａ，５４ｂ，・・・ 内の出力バッファのドライブ能力に
比べて小さくしている。このため、ある回路ブロック内
の出力バッファがイネーブル状態となり、その出力バッ
ファからの出力信号とインバータ６４からの出力信号と
がデータバス５２上で競合しても、ドライブ能力の大き
な回路ブロック内の出力バッファからの出力信号が有効
となり、データバス５２のレベルは、比較的容易に回路
ブロック内の出力バッファからの出力レベルに書き換わ
る。
続することにより、データバス５２に繋がるすべての回
路ブロック５４ａ，５４ｂ，・・・ 内の出力バッファがデ
ィスエイブル状態となっていても、データバス５２の状
態はバスラッチ回路５６により保持され、外部ノイズの
影響によるデータの書き換わりを受けにくくなる。ま
た、インバータ６４のドライブ能力は各回路ブロック５
４ａ，５４ｂ，・・・ 内の出力バッファのドライブ能力に
比べて小さくしている。このため、ある回路ブロック内
の出力バッファがイネーブル状態となり、その出力バッ
ファからの出力信号とインバータ６４からの出力信号と
がデータバス５２上で競合しても、ドライブ能力の大き
な回路ブロック内の出力バッファからの出力信号が有効
となり、データバス５２のレベルは、比較的容易に回路
ブロック内の出力バッファからの出力レベルに書き換わ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
バスラッチ回路を有する回路システムでは、たとえば回
路ブロック内の出力バッファからの出力信号によりデー
タバスの信号レベルを“Ｈ”から“Ｌ”に変えるとき
に、“Ｈ”レベルを出力している図２に示すバスラッチ
回路５６内のインバータ６４の出力を打ち消さなければ
ならない。このため、従来のバスラッチ回路を接続した
データバスでは、バスラッチ回路を接続していないもの
に比べて、信号レベルを変化させるのに要する時間が長
くなるという問題があった。
バスラッチ回路を有する回路システムでは、たとえば回
路ブロック内の出力バッファからの出力信号によりデー
タバスの信号レベルを“Ｈ”から“Ｌ”に変えるとき
に、“Ｈ”レベルを出力している図２に示すバスラッチ
回路５６内のインバータ６４の出力を打ち消さなければ
ならない。このため、従来のバスラッチ回路を接続した
データバスでは、バスラッチ回路を接続していないもの
に比べて、信号レベルを変化させるのに要する時間が長
くなるという問題があった。
【０００８】本発明は上記事情に基づいてなされたもの
であり、データバスの信号レベルを書き換えるのに要す
る時間を短縮することができるバスラッチ回路を提供す
ることを目的とするものである。
であり、データバスの信号レベルを書き換えるのに要す
る時間を短縮することができるバスラッチ回路を提供す
ることを目的とするものである。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めの本発明は、複数の回路系が接続されたデータバスを
外部雑音から保護するバスラッチ回路において、前記回
路系のいずれかが前記データバスへデータを出力してい
るときに、これを検出して出力信号を発する検出手段
と、前記検出手段の出力信号を受けているときには出力
がディスエイブル状態となり、前記出力信号を受けてい
ないときには出力がイネーブル状態となる、出力が前記
データバスに接続された駆動手段とを設けたことを特徴
とするものである。
めの本発明は、複数の回路系が接続されたデータバスを
外部雑音から保護するバスラッチ回路において、前記回
路系のいずれかが前記データバスへデータを出力してい
るときに、これを検出して出力信号を発する検出手段
と、前記検出手段の出力信号を受けているときには出力
がディスエイブル状態となり、前記出力信号を受けてい
ないときには出力がイネーブル状態となる、出力が前記
データバスに接続された駆動手段とを設けたことを特徴
とするものである。
【００１０】
【作用】本発明は上記の構成によって、検出手段からの
情報に基づいて、少なくとも一つの回路系からデータバ
スにデータが転送されている期間は、駆動手段をディス
エイブル状態とすることができる。このため、回路系か
らの出力とバスラッチ回路からの出力がデータバス上で
競合するのを回避することができる。
情報に基づいて、少なくとも一つの回路系からデータバ
スにデータが転送されている期間は、駆動手段をディス
エイブル状態とすることができる。このため、回路系か
らの出力とバスラッチ回路からの出力がデータバス上で
競合するのを回避することができる。
【００１１】
【実施例】以下に本発明の一実施例について図面を参照
して説明する。図１は本発明の一実施例であるバスラッ
チ回路を有する回路システムを示す図である。
して説明する。図１は本発明の一実施例であるバスラッ
チ回路を有する回路システムを示す図である。
【００１２】図１に示す回路システムは、データの転送
を行うビット幅ｎのデータバス２と、複数の回路ブロッ
ク４ａ，４ｂ，・・・ と、データバス２の状態を保持する
バスラッチ回路６とを備えるものである。回路ブロック
４ａ，４ｂ，・・・ はそれぞれの回路ブロック４ａ，４
ｂ，・・・ 内に有する入出力バッファを介してデータバス
２に接続されている。また、データバス２にはビット幅
ｎと同数のバスラッチ回路６が接続されている。
を行うビット幅ｎのデータバス２と、複数の回路ブロッ
ク４ａ，４ｂ，・・・ と、データバス２の状態を保持する
バスラッチ回路６とを備えるものである。回路ブロック
４ａ，４ｂ，・・・ はそれぞれの回路ブロック４ａ，４
ｂ，・・・ 内に有する入出力バッファを介してデータバス
２に接続されている。また、データバス２にはビット幅
ｎと同数のバスラッチ回路６が接続されている。
【００１３】バスラッチ回路６は、駆動手段を構成する
インバータ１２及びトライステートインバータ１４と、
検出手段としてのＮＯＲゲート１６とを有する。インバ
ータ１２の入力端子はデータバス２に繋がれ、その出力
端子はトライステートインバータ１４の入力端子に接続
される。また、トライステートインバータ１４の出力端
子はデータバス２に接続される。尚、トライステートイ
ンバータ１４には、各回路ブロック４ａ，４ｂ，・・・ 内
の出力バッファ及びインバータ１２に比べてドライブ能
力が小さいものを用いている。
インバータ１２及びトライステートインバータ１４と、
検出手段としてのＮＯＲゲート１６とを有する。インバ
ータ１２の入力端子はデータバス２に繋がれ、その出力
端子はトライステートインバータ１４の入力端子に接続
される。また、トライステートインバータ１４の出力端
子はデータバス２に接続される。尚、トライステートイ
ンバータ１４には、各回路ブロック４ａ，４ｂ，・・・ 内
の出力バッファ及びインバータ１２に比べてドライブ能
力が小さいものを用いている。
【００１４】ＮＯＲゲート１６は、回路ブロック４ａ，
４ｂ，・・・ のいずれかがデータバスにデータを出力して
いるときに出力信号を発するものである。ＮＯＲゲート
１６の入力信号線２２ａ，２２ｂ，・・・ はそれぞれ回路
ブロック４ａ，４ｂ，・・・ に接続され、ＮＯＲゲート１
６の出力端子はトライステートインバータ１４の制御入
力端子に接続されている。各入力信号線２２ａ，２２
ｂ，・・・ には、データバス２に繋がる各回路ブロック４
ａ，４ｂ，・・・ 内の出力バッファがイネーブル状態にあ
る場合に“Ｈ”レベルが出力され、また、その出力バッ
ファがディスエイブル状態にある場合に“Ｌ”レベルが
出力される。したがって、ＮＯＲゲート１６の入力がす
べて“Ｌ”レベルである場合に、トライステートインバ
ータ１４の制御入力が“Ｈ”レベルになり、トライステ
ートインバータ１４の出力がイネーブル状態となる。ま
た、ＮＯＲゲートの入力が一つでも“Ｈ”レベルであれ
ば、トライステートインバータ１４の出力がディスエイ
ブル状態、すなわちハイインピーダンス状態となる。
４ｂ，・・・ のいずれかがデータバスにデータを出力して
いるときに出力信号を発するものである。ＮＯＲゲート
１６の入力信号線２２ａ，２２ｂ，・・・ はそれぞれ回路
ブロック４ａ，４ｂ，・・・ に接続され、ＮＯＲゲート１
６の出力端子はトライステートインバータ１４の制御入
力端子に接続されている。各入力信号線２２ａ，２２
ｂ，・・・ には、データバス２に繋がる各回路ブロック４
ａ，４ｂ，・・・ 内の出力バッファがイネーブル状態にあ
る場合に“Ｈ”レベルが出力され、また、その出力バッ
ファがディスエイブル状態にある場合に“Ｌ”レベルが
出力される。したがって、ＮＯＲゲート１６の入力がす
べて“Ｌ”レベルである場合に、トライステートインバ
ータ１４の制御入力が“Ｈ”レベルになり、トライステ
ートインバータ１４の出力がイネーブル状態となる。ま
た、ＮＯＲゲートの入力が一つでも“Ｈ”レベルであれ
ば、トライステートインバータ１４の出力がディスエイ
ブル状態、すなわちハイインピーダンス状態となる。
【００１５】次に、本実施例のバスラッチ回路を有する
回路システムの動作について説明する。まず、たとえば
回路ブロック４ａからデータバス２又は他の回路ブロッ
ク４ｂ，・・・ にデータを転送するサイクルでは、入力信
号線２２ａが“Ｈ”レベルとなる。このとき、ＮＯＲゲ
ート１６の出力は“Ｌ”レベルとなり、トライステート
インバータ１４はディスエイブル状態となるので、デー
タバス２には事実上バスラッチ回路６が接続されていな
い状態となる。したがって、回路ブロック４ａからデー
タバス２に出力される信号は、バスラッチ回路６内のト
ライステートインバータ１４からの出力とデータバス２
上で競合することなく、すみやかにデータバス２の信号
レベルを書き換えることができる。
回路システムの動作について説明する。まず、たとえば
回路ブロック４ａからデータバス２又は他の回路ブロッ
ク４ｂ，・・・ にデータを転送するサイクルでは、入力信
号線２２ａが“Ｈ”レベルとなる。このとき、ＮＯＲゲ
ート１６の出力は“Ｌ”レベルとなり、トライステート
インバータ１４はディスエイブル状態となるので、デー
タバス２には事実上バスラッチ回路６が接続されていな
い状態となる。したがって、回路ブロック４ａからデー
タバス２に出力される信号は、バスラッチ回路６内のト
ライステートインバータ１４からの出力とデータバス２
上で競合することなく、すみやかにデータバス２の信号
レベルを書き換えることができる。
【００１６】また、データバス２を介してデータ転送が
実行されないサイクルでは、各回路ブロック４ａ，４
ｂ，・・・ からＮＯＲゲート１６に出力する信号はいずれ
も“Ｌ”レベルのままであるので、ＮＯＲゲート１６の
出力は“Ｈ”レベルとなる。このとき、バスラッチ回路
６内のトライステートインバータ１４はイネーブル状態
となり、バスラッチ回路６が動作する。これにより、す
べての回路ブロック４ａ，４ｂ，・・・ からデータバス２
に信号が供給されない状態でも、データバス２の信号レ
ベルを保持しておくことができる。
実行されないサイクルでは、各回路ブロック４ａ，４
ｂ，・・・ からＮＯＲゲート１６に出力する信号はいずれ
も“Ｌ”レベルのままであるので、ＮＯＲゲート１６の
出力は“Ｈ”レベルとなる。このとき、バスラッチ回路
６内のトライステートインバータ１４はイネーブル状態
となり、バスラッチ回路６が動作する。これにより、す
べての回路ブロック４ａ，４ｂ，・・・ からデータバス２
に信号が供給されない状態でも、データバス２の信号レ
ベルを保持しておくことができる。
【００１７】本実施例のバスラッチ回路では、いずれか
一つの回路ブロックからデータバスにデータが転送され
ている期間はバスラッチ回路のラッチ機能を無効にし、
またデータが転送されていない期間はバスラッチ回路の
ラッチ機能を有効に動作させることができる。このた
め、バスラッチ回路からの出力信号と回路ブロックから
の出力信号とがデータバス上で競合する状態を回避する
ことができ、データバスの信号レベルを書き換える場合
に、バスラッチ回路からの出力を打ち消す時間を考慮す
る必要がなくなるので、書き換え時間を短くすることが
できる。
一つの回路ブロックからデータバスにデータが転送され
ている期間はバスラッチ回路のラッチ機能を無効にし、
またデータが転送されていない期間はバスラッチ回路の
ラッチ機能を有効に動作させることができる。このた
め、バスラッチ回路からの出力信号と回路ブロックから
の出力信号とがデータバス上で競合する状態を回避する
ことができ、データバスの信号レベルを書き換える場合
に、バスラッチ回路からの出力を打ち消す時間を考慮す
る必要がなくなるので、書き換え時間を短くすることが
できる。
【００１８】
【発明の効果】以上説明したように本発明によれば、検
出手段からの情報に基づいて少なくとも一つの回路系か
らデータバスにデータが転送されているときには、駆動
手段をディスエイブル状態とすることにより、回路系か
らの出力とバスラッチ回路からの出力がデータバス上で
競合するのを回避し、データバスの信号レベルの書き換
え時間を短縮することができるバスラッチ回路を提供す
ることができる。
出手段からの情報に基づいて少なくとも一つの回路系か
らデータバスにデータが転送されているときには、駆動
手段をディスエイブル状態とすることにより、回路系か
らの出力とバスラッチ回路からの出力がデータバス上で
競合するのを回避し、データバスの信号レベルの書き換
え時間を短縮することができるバスラッチ回路を提供す
ることができる。
【図１】本発明の一実施例であるバスラッチ回路を有す
る回路システムを示す図である。
る回路システムを示す図である。
【図２】従来のバスラッチ回路を有する回路システムを
示す図である。
示す図である。
【図３】図２に示す回路システムにおいて、データ転送
を行う場合のタイミングの基準となるシステムクロック
のタイムチャートである。
を行う場合のタイミングの基準となるシステムクロック
のタイムチャートである。
２ データバス ４ａ，４ｂ，・・・ 回路ブロック ６ バスラッチ回路 １２ インバータ １４ トライステートインバータ １６ ＮＯＲゲート ２２ａ，２２ｂ，・・・ 入力信号線
Claims (1)
- 【請求項１】 複数の回路系が接続されたデータバスを
外部雑音から保護するバスラッチ回路において、前記回
路系のいずれかが前記データバスへデータを出力してい
るときに、これを検出して出力信号を発する検出手段
と、前記検出手段の出力信号を受けているときには出力
がディスエイブル状態となり、前記出力信号を受けてい
ないときには出力がイネーブル状態となる、出力が前記
データバスに接続された駆動手段とを設けたことを特徴
とするバスラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7831392A JPH05242025A (ja) | 1992-02-28 | 1992-02-28 | バスラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7831392A JPH05242025A (ja) | 1992-02-28 | 1992-02-28 | バスラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05242025A true JPH05242025A (ja) | 1993-09-21 |
Family
ID=13658451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7831392A Withdrawn JPH05242025A (ja) | 1992-02-28 | 1992-02-28 | バスラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05242025A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113791992A (zh) * | 2021-09-18 | 2021-12-14 | 国家石油天然气管网集团有限公司 | 一种rs485总线接口电路 |
-
1992
- 1992-02-28 JP JP7831392A patent/JPH05242025A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113791992A (zh) * | 2021-09-18 | 2021-12-14 | 国家石油天然气管网集团有限公司 | 一种rs485总线接口电路 |
| CN113791992B (zh) * | 2021-09-18 | 2023-08-15 | 国家石油天然气管网集团有限公司 | 一种rs485总线接口电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |