JPH02135541A - インサーキットエミュレータ - Google Patents
インサーキットエミュレータInfo
- Publication number
- JPH02135541A JPH02135541A JP63289433A JP28943388A JPH02135541A JP H02135541 A JPH02135541 A JP H02135541A JP 63289433 A JP63289433 A JP 63289433A JP 28943388 A JP28943388 A JP 28943388A JP H02135541 A JPH02135541 A JP H02135541A
- Authority
- JP
- Japan
- Prior art keywords
- target system
- debugging
- target
- cpu
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000001934 delay Effects 0.000 claims description 5
- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000000523 sample Substances 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はインサーキットエミュレータに関し、特にマイ
クロプロセッサを使用したターゲットシステムの開発時
に使用され、ターゲットシステムのマイクロプロセッサ
用ソケットと接続してこのターゲットシステムのマイク
ロプロセッサの動作を代行するインサーキットエミュレ
ータに関する。
クロプロセッサを使用したターゲットシステムの開発時
に使用され、ターゲットシステムのマイクロプロセッサ
用ソケットと接続してこのターゲットシステムのマイク
ロプロセッサの動作を代行するインサーキットエミュレ
ータに関する。
従来のこの種のインサーキットエミュレータについて図
面を参照して説明する。
面を参照して説明する。
第５図は従来のインサーキットエミュレータの一例を示
すブロック図である。
すブロック図である。
このインサーキットエミュレータは、ターゲットシステ
ムのマイクロプロセッサ用ソケットと接続し、ターゲッ
トシステムとの各種信号、すなわち、ターゲットクロッ
ク信号ＴＣＬＫ、ターゲット入力制御信号の一つのター
ゲットレディ信号ＴＲＤＹ、その他のターゲット入力制
御信号ＴＩＣ，ターゲットアドレス信号ＴＡＤ、ターゲ
ット出力制御信号ＴＯＣ及びターゲットデータＴＤＴ等
の伝達を行うコネクタ２と、ターゲットクロック信号Ｔ
ＣＬＫ、レディ信号ＲＤＹ、ターゲット入力制御信号Ｔ
ＩＣ及ターゲット入力データＴＤＩを入力し、アドレス
信号ＡＤ、出力制御信号ＯＣ，ターゲット出力データＴ
ＤＯ及び早出期間指定信号ＤＥＮを出力してターゲット
クロック信号ＴＣＬＫに従ってターゲットシステムのデ
バッグ処理を行い アドレス信号ＡＤ、制御信号ＯＣ等
の出力信号を通常のＣＰＵより早く確定して出力する機
能をもつデバッグ用ＣＰＵＩと、内部で発生する内部レ
ディ信号ＩＲＤＹとターゲットシステムからのターゲッ
トレディ信号ＴＲＤＹとを入力してこれらの一つを選択
してレディ信号ＲＤＹとしてデバッグ用ＣＰＵＩへ伝達
する切換回路４と、早出期間指定信号ＤＥＮとターゲッ
トクロック信号ＴＣＬＫとを入力してこのターゲットク
ロック信号ＴＣＬＫに同期したラッチクロック信号ＬＣ
ＬＫを出力するマスク回路５と、ラッチクロック信号Ｌ
ＣＬＫによりデバッグ用ＣＰＵ１からのアドレス信号Ａ
Ｄ及び出力制御信号ＯＣをラッチし、ターゲットアドレ
ス信号ＴＡＤ、ターゲット出力制御信号ＴＯＣとして出
力するラッチ回路６とを有する構成となっている。
ムのマイクロプロセッサ用ソケットと接続し、ターゲッ
トシステムとの各種信号、すなわち、ターゲットクロッ
ク信号ＴＣＬＫ、ターゲット入力制御信号の一つのター
ゲットレディ信号ＴＲＤＹ、その他のターゲット入力制
御信号ＴＩＣ，ターゲットアドレス信号ＴＡＤ、ターゲ
ット出力制御信号ＴＯＣ及びターゲットデータＴＤＴ等
の伝達を行うコネクタ２と、ターゲットクロック信号Ｔ
ＣＬＫ、レディ信号ＲＤＹ、ターゲット入力制御信号Ｔ
ＩＣ及ターゲット入力データＴＤＩを入力し、アドレス
信号ＡＤ、出力制御信号ＯＣ，ターゲット出力データＴ
ＤＯ及び早出期間指定信号ＤＥＮを出力してターゲット
クロック信号ＴＣＬＫに従ってターゲットシステムのデ
バッグ処理を行い アドレス信号ＡＤ、制御信号ＯＣ等
の出力信号を通常のＣＰＵより早く確定して出力する機
能をもつデバッグ用ＣＰＵＩと、内部で発生する内部レ
ディ信号ＩＲＤＹとターゲットシステムからのターゲッ
トレディ信号ＴＲＤＹとを入力してこれらの一つを選択
してレディ信号ＲＤＹとしてデバッグ用ＣＰＵＩへ伝達
する切換回路４と、早出期間指定信号ＤＥＮとターゲッ
トクロック信号ＴＣＬＫとを入力してこのターゲットク
ロック信号ＴＣＬＫに同期したラッチクロック信号ＬＣ
ＬＫを出力するマスク回路５と、ラッチクロック信号Ｌ
ＣＬＫによりデバッグ用ＣＰＵ１からのアドレス信号Ａ
Ｄ及び出力制御信号ＯＣをラッチし、ターゲットアドレ
ス信号ＴＡＤ、ターゲット出力制御信号ＴＯＣとして出
力するラッチ回路６とを有する構成となっている。
このインサーキットエミュレータのデバッグ用ＣＰＵＩ
は、出力信号を通常のＣＰＵより早く確定して出力する
機能をもっているので、出力信号の遅れの原因となる内
部のバッファ回路等やターゲットシステムとの間のプロ
ーブによる遅延を補うことができる。具体的には、早く
確定するアドレス信号ＡＤ、出力制御信号ＯＣをターゲ
ットクロック信号ＴＣＬＫと同期したラッチクロック信
号ＬＣＬＫでラッチし出力することで遅延時間（第６図
ｄ、）が通常のＣＰＵの出力信号と同等になるようにし
ている。
は、出力信号を通常のＣＰＵより早く確定して出力する
機能をもっているので、出力信号の遅れの原因となる内
部のバッファ回路等やターゲットシステムとの間のプロ
ーブによる遅延を補うことができる。具体的には、早く
確定するアドレス信号ＡＤ、出力制御信号ＯＣをターゲ
ットクロック信号ＴＣＬＫと同期したラッチクロック信
号ＬＣＬＫでラッチし出力することで遅延時間（第６図
ｄ、）が通常のＣＰＵの出力信号と同等になるようにし
ている。
インサーキットエミュレータは通常、メモリ回路を持っ
ているため、内部レディ信号ＩＲＤＹとターゲットシス
テムからのターゲットレディ信号ＴＲＤＹとを切換える
必要があり、切換回路４が設けられている。
ているため、内部レディ信号ＩＲＤＹとターゲットシス
テムからのターゲットレディ信号ＴＲＤＹとを切換える
必要があり、切換回路４が設けられている。
第６図はこのインサーキットエミュレータの動作を説明
するための各部信号の波形図である。
するための各部信号の波形図である。
第６図において８５はターゲットシステムのマイクロプ
ロセッサ用ソケットにおけるマイクロプロセッサに対す
るセットアツプ時間であり、Ｓ６はデバッグ用ＣＰＵＩ
に対するセットアツプ時間である。このセットアツプ時
間Ｓ６は、レディ信号ＲＤＹが切換回路４により遅延す
るためセットアツプ時間Ｓ５より短かくなる。
ロセッサ用ソケットにおけるマイクロプロセッサに対す
るセットアツプ時間であり、Ｓ６はデバッグ用ＣＰＵＩ
に対するセットアツプ時間である。このセットアツプ時
間Ｓ６は、レディ信号ＲＤＹが切換回路４により遅延す
るためセットアツプ時間Ｓ５より短かくなる。
上述した従来のインサーキットエミュレータは、ターゲ
ット入力制御信号の一つのターゲットレディ信号ＴＲＤ
Ｙを切換回路４を介してデバッグ用ＣＰＵＩに入力する
構成となっているので、ターゲットシステムのマイクロ
プロセッサ用ソケットにおけるマイクロプロセッサに対
するセットアツプ時間は十分であっても、デバッグ用Ｃ
ＰＵ１に対するセットアツプ時間は切換回路４の遅延時
間のために短くなりセットアツプが満足されない状態が
発生し、デバッグ用ＣＰＵ１が暴走しデバッグ作業が実
施できないことがあるという欠点がある。
ット入力制御信号の一つのターゲットレディ信号ＴＲＤ
Ｙを切換回路４を介してデバッグ用ＣＰＵＩに入力する
構成となっているので、ターゲットシステムのマイクロ
プロセッサ用ソケットにおけるマイクロプロセッサに対
するセットアツプ時間は十分であっても、デバッグ用Ｃ
ＰＵ１に対するセットアツプ時間は切換回路４の遅延時
間のために短くなりセットアツプが満足されない状態が
発生し、デバッグ用ＣＰＵ１が暴走しデバッグ作業が実
施できないことがあるという欠点がある。
本発明の目的は、安定したデバッグ作業を行うことがで
いるインサーキットエミュレータを提供することにある
。
いるインサーキットエミュレータを提供することにある
。
本発明のインサーキットエミュレータは、ターゲットシ
ステムのマイクロプロセッサ用ソケットと接続し前記タ
ーゲットシステムとの各種信号の伝達を行うコネクタと
、前記ターゲットシステムからの入力制御信号の一つの
ターゲットレディ信号と内部レディ信号とを入力してこ
れらの一つを選択して出力する切換回路と、この切換回
路からの信号と前記ターゲットシステムからのその他の
入力制御信号と前記ターゲットシステムからの入力デー
タとを入力し前記ターゲットシステムからのクロック信
号によりこのターゲットシステムのデバッグ処理を行い
、アドレス信号及び出力制御信号を含む出力信号を通常
のＣＰＵより早く確定して出力するデバッグ用ＣＰＵと
、前記アドレス信号及び制御信号を前記ターゲットシス
テムからのクロック信号に同期してラッチし前記ターゲ
ットシステムへ出力するラッチ回路とを有するインサー
キットエミュレータにおいて、前記ターゲットシステム
からのクロック信号を所定の時間遅延させて前記デバッ
グ用ＣＰＵへ伝達する遅延回路を設けた構成を有してい
る。
ステムのマイクロプロセッサ用ソケットと接続し前記タ
ーゲットシステムとの各種信号の伝達を行うコネクタと
、前記ターゲットシステムからの入力制御信号の一つの
ターゲットレディ信号と内部レディ信号とを入力してこ
れらの一つを選択して出力する切換回路と、この切換回
路からの信号と前記ターゲットシステムからのその他の
入力制御信号と前記ターゲットシステムからの入力デー
タとを入力し前記ターゲットシステムからのクロック信
号によりこのターゲットシステムのデバッグ処理を行い
、アドレス信号及び出力制御信号を含む出力信号を通常
のＣＰＵより早く確定して出力するデバッグ用ＣＰＵと
、前記アドレス信号及び制御信号を前記ターゲットシス
テムからのクロック信号に同期してラッチし前記ターゲ
ットシステムへ出力するラッチ回路とを有するインサー
キットエミュレータにおいて、前記ターゲットシステム
からのクロック信号を所定の時間遅延させて前記デバッ
グ用ＣＰＵへ伝達する遅延回路を設けた構成を有してい
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
この実施例が第５図に示された従来のインサーキットエ
ミュレータと相違する点は、コネクタ２を介して入力さ
れるターゲットシステムからのターゲットクロック信号
ＴＣＬＫを、所定の時間遅延させてクロック信号ＣＬＫ
としてデバッグ用ＣＰＵＩに伝達する遅延回路３を設け
た点にある。
ミュレータと相違する点は、コネクタ２を介して入力さ
れるターゲットシステムからのターゲットクロック信号
ＴＣＬＫを、所定の時間遅延させてクロック信号ＣＬＫ
としてデバッグ用ＣＰＵＩに伝達する遅延回路３を設け
た点にある。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
波形図である。
波形図である。
第２図において、Ｓｌはターゲットシステムのマイクロ
プロセッサ用ソケットにおけるマイクロプロセッサに対
するセットアツプ時間である。
プロセッサ用ソケットにおけるマイクロプロセッサに対
するセットアツプ時間である。
遅延回路４が設けられていない従来のインサーキットエ
ミュレータのデバッグ用ＣＰＵ １に対するセットアツ
プ時間は切換回路４による遅延時間のなめに８２ と短
くなるが、この実施例におけるデバッグ用ＣＰＵＩに対
するセットアツプ時間は、入力されるレディ信号ＲＤＹ
が遅延回路３によりｄ、たけ遅延するので、Ｓ２ とｄ
ｔ、とを加算したＳ２となり、ターゲットシステムのマ
イクロプロセッサ用ソケットにおけるセットアツプ時間
Ｓ１と同等又はそれより長くすることができる。
ミュレータのデバッグ用ＣＰＵ １に対するセットアツ
プ時間は切換回路４による遅延時間のなめに８２ と短
くなるが、この実施例におけるデバッグ用ＣＰＵＩに対
するセットアツプ時間は、入力されるレディ信号ＲＤＹ
が遅延回路３によりｄ、たけ遅延するので、Ｓ２ とｄ
ｔ、とを加算したＳ２となり、ターゲットシステムのマ
イクロプロセッサ用ソケットにおけるセットアツプ時間
Ｓ１と同等又はそれより長くすることができる。
遅延時間ｄｂはレディ信号ＲＤＹのホールド時間りがデ
バッグ用ＣＰＵＩの仕様を満足していること、期間Ｔ１
のターゲットクロック信号ＴＣＬＫの立下りでアドレス
信号ＡＤ、出力制御信号ＯＣをラッチすることができる
こと等の条件を満す範囲内で設定すればよい。
バッグ用ＣＰＵＩの仕様を満足していること、期間Ｔ１
のターゲットクロック信号ＴＣＬＫの立下りでアドレス
信号ＡＤ、出力制御信号ＯＣをラッチすることができる
こと等の条件を満す範囲内で設定すればよい。
この実施例においては、上記条件を十分に満足すること
ができ、従ってセットアツプ時間及びターゲットクロッ
ク信号ＴＣＬＫに対するターゲットアドレス信号ＴＡＤ
、ターゲット出力制御信号ＴＯＣ等の出力信号の遅延時
間ｄ、を、ターゲットシステムのプロセッサ用ソケット
に対象とするプロセッサを挿入したときと同等の値とす
ることができる。
ができ、従ってセットアツプ時間及びターゲットクロッ
ク信号ＴＣＬＫに対するターゲットアドレス信号ＴＡＤ
、ターゲット出力制御信号ＴＯＣ等の出力信号の遅延時
間ｄ、を、ターゲットシステムのプロセッサ用ソケット
に対象とするプロセッサを挿入したときと同等の値とす
ることができる。
第３図は本発明の第２の実施例を示すブロック図である
。
。
この実施例は、二つのデバッグ用ＣＰＵＩ。
ＩＡを持ち、これらを並行動作させるための入力制御信
号を正規化するフリップフロップ７を有するインサーキ
ットエミュレータに適用した例である。
号を正規化するフリップフロップ７を有するインサーキ
ットエミュレータに適用した例である。
二つのデバッグ用ＣＰＵＩ、ＬＡは、内部動作、入力信
号に関してはほぼ同一であるが、デバッグ用ＣＰ Ｕ
Ｉ Ａは出力信号（ＡＣ，○Ｃ９■百Ｎ））を出力しな
いＣＰＵである。
号に関してはほぼ同一であるが、デバッグ用ＣＰ Ｕ
Ｉ Ａは出力信号（ＡＣ，○Ｃ９■百Ｎ））を出力しな
いＣＰＵである。
ターゲットシステムからの入力制御信号の一つ、ターゲ
ットレディ信号ＴＲＤＹには切換回路４及びフリップフ
ロップ７による遅延要因があり、その他のターゲット入
力制御信号ＴＩＣにはフリップフロップ７による遅延要
因がある。従って遅延回路３Ａの遅延時間ｄ。は、これ
らの遅延要因と、前述の第１の実施例における二つの条
件とを考慮して設定する必要がある。
ットレディ信号ＴＲＤＹには切換回路４及びフリップフ
ロップ７による遅延要因があり、その他のターゲット入
力制御信号ＴＩＣにはフリップフロップ７による遅延要
因がある。従って遅延回路３Ａの遅延時間ｄ。は、これ
らの遅延要因と、前述の第１の実施例における二つの条
件とを考慮して設定する必要がある。
第４図はこの第２の実施例の動作を説明するための各部
信号の波形図である。
信号の波形図である。
第４図において、Ｓ３はフリップフロップ７による遅延
時間、Ｓ４がデバッグ用ＣＰＵＩ、１４に対するセット
アツプ時間である。このセットアツプ時間Ｓ４が十分確
保できるように遅延時間ｄｃが設定される。
時間、Ｓ４がデバッグ用ＣＰＵＩ、１４に対するセット
アツプ時間である。このセットアツプ時間Ｓ４が十分確
保できるように遅延時間ｄｃが設定される。
以上説明したように本発明は、ターゲットクロック信号
を所定の時間遅延させてデバッグ用ＣＰＵへのクロック
信号とする遅延回路を設けることにより、デバッグ用Ｃ
ＰＵに対するセットアツプ時間を、ターゲットシステム
のマイクロプロセッサ用ソケットにマイクロプロセッサ
を挿入したときと同等のセットアツプ時間とすることが
できるので、従来のようなセットアツプ時間不足による
デバッグ用ＣＰＵの暴走を防止することができ、ターゲ
ットシステムのマイクロプロセッサ用ソケットにマイク
ロプロセッサを挿入したときと同等の入出力タイミング
で安定したデバッグ作業を行うことができる効果がある
。
を所定の時間遅延させてデバッグ用ＣＰＵへのクロック
信号とする遅延回路を設けることにより、デバッグ用Ｃ
ＰＵに対するセットアツプ時間を、ターゲットシステム
のマイクロプロセッサ用ソケットにマイクロプロセッサ
を挿入したときと同等のセットアツプ時間とすることが
できるので、従来のようなセットアツプ時間不足による
デバッグ用ＣＰＵの暴走を防止することができ、ターゲ
ットシステムのマイクロプロセッサ用ソケットにマイク
ロプロセッサを挿入したときと同等の入出力タイミング
で安定したデバッグ作業を行うことができる効果がある
。
第１図及び第２図はそれぞれ本発明の第１の実施例のブ
ロック図及びこの実施例の各部信号の波形図、第３図及
び第４図はそれぞれ本発明の第２の実施例のブロック図
及びこの実施例の各部信号の波形図、第５図及び第６図
はそれぞれ従来のインサーキットエミュレータの７例を
示すブロック図及びこのインサーキットエミュレータの
各部信号の波形図である。 １、ＩＡ・・・デバッグ用ＣＰＵ、２・・・コネクタ、
３．３＾・・・遅延回路、４・・・切換回路、５・・・
マスク回路、６・・・ラッチ回路、７・・・フリップフ
ロップ。
ロック図及びこの実施例の各部信号の波形図、第３図及
び第４図はそれぞれ本発明の第２の実施例のブロック図
及びこの実施例の各部信号の波形図、第５図及び第６図
はそれぞれ従来のインサーキットエミュレータの７例を
示すブロック図及びこのインサーキットエミュレータの
各部信号の波形図である。 １、ＩＡ・・・デバッグ用ＣＰＵ、２・・・コネクタ、
３．３＾・・・遅延回路、４・・・切換回路、５・・・
マスク回路、６・・・ラッチ回路、７・・・フリップフ
ロップ。
Claims (1)
- ターゲットシステムのマイクロプロセッサ用ソケット
と接続し前記ターゲットシステムとの各種信号の伝達を
行うコネクタと、前記ターゲットシステムからの入力制
御信号の一つのターゲットレディ信号と内部レディ信号
とを入力してこれらの一つを選択して出力する切換回路
と、この切換回路からの信号と前記ターゲットシステム
からのその他の入力制御信号と前記ターゲットシステム
からの入力データとを入力し前記ターゲットシステムか
らのクロック信号によりこのターゲットシステムのデバ
ッグ処理を行い、アドレス信号及び出力制御信号を含む
出力信号を通常のＣＰＵより早く確定して出力するデバ
ッグ用ＣＰＵと、前記アドレス信号及び制御信号を前記
ターゲットシステムからのクロック信号に同期してラッ
チし前記ターゲットシステムへ出力するラッチ回路とを
有するインサーキットエミュレータにおいて、前記ター
ゲットシステムからのクロック信号を所定の時間遅延さ
せて前記デバッグ用ＣＰＵへ伝達する遅延回路を設けた
ことを特徴とするインサーキットエミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289433A JPH02135541A (ja) | 1988-11-15 | 1988-11-15 | インサーキットエミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289433A JPH02135541A (ja) | 1988-11-15 | 1988-11-15 | インサーキットエミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02135541A true JPH02135541A (ja) | 1990-05-24 |
Family
ID=17743185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289433A Pending JPH02135541A (ja) | 1988-11-15 | 1988-11-15 | インサーキットエミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02135541A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04148241A (ja) * | 1990-10-08 | 1992-05-21 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ開発支援装置 |
| US10577202B2 (en) | 2016-01-27 | 2020-03-03 | Sharp Kabushiki Kaisha | Sheet feed device and image forming apparatus including the same |
-
1988
- 1988-11-15 JP JP63289433A patent/JPH02135541A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04148241A (ja) * | 1990-10-08 | 1992-05-21 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ開発支援装置 |
| US10577202B2 (en) | 2016-01-27 | 2020-03-03 | Sharp Kabushiki Kaisha | Sheet feed device and image forming apparatus including the same |
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